AI如何賦能半導體產(chǎn)業(yè)發(fā)展？

　　1956年是公認的人工智能元年。這一年，在美國漢諾斯小鎮(zhèn)寧靜的達特茅斯學院中，舉行了一場影響深遠的研討會。在這次研討會上，參會成員討論了多項在當時的計算機技術水平都還沒有解決的問題。在這次頭腦風暴式的會議中，“人工智能”的概念*次被提出，人工智能正式被看作一個獨立的研究領域。

　　但受限于當時的計算機算力的限制，人工智能(Artificial Intelligence，簡稱AI)始終沒有走到前臺應用。隨著摩爾定律的發(fā)展，芯片的集成度越來越高，計算能力也得到了*的發(fā)展。縱觀人工智能的發(fā)展歷程，一個顯著的特征就是算力與算法的共同進步。得益于半導體制造技術的發(fā)展，AI的實現(xiàn)成為了可能。

　　隨著近年來Chatgpt的大熱，AI迅速火出圈，引起了業(yè)界的極大關注，也激發(fā)了半導體產(chǎn)業(yè)對人工智能芯片的市場需求，全球迎來了一波以人工智能為引領的科技浪潮，也由此，人工智能被戲稱為“第四次科技革命”。

　　實際上，除了當下火熱的Chatgpt等被應用于文本和圖像生產(chǎn)外，AI也正在賦能各行各業(yè)，比如半導體制造領域也逐漸引入了AI技術。

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　　EDA工具與人工智能

　　Cadence副總裁、中國區(qū)總經(jīng)理汪曉煜認為，“摩爾定律推動工藝提升，線寬縮小勢必帶來更復雜和更大規(guī)模的設計。盡管考慮經(jīng)濟效益，可以采用3DIC和先進封裝設計，但對散熱、信號完整性、電磁效應、良率和可靠性都產(chǎn)生一系列的挑戰(zhàn)，基于傳統(tǒng)EDA設計流程已然難以應對挑戰(zhàn)。”

　　汪曉煜指出，EDA工具需更快響應新需求，需要更進一步的智能化，實現(xiàn)多運算、多引擎才能加快芯片迭代速度，支撐半導體業(yè)向后摩爾時代發(fā)展。利用LLM技術將生成式AI擴展到設計流程中，可以有效提升驗證和調(diào)試效率，加速從IP到子系統(tǒng)再到SoC level的代碼迭代收斂。

　　Cadence因此推出了JedAI平臺。通過JedAI平臺，設計流程可從大量數(shù)據(jù)中通過自主學習，不斷優(yōu)化，進而最終減少設計人員的人工決策時間，大幅提升生產(chǎn)力，從而不斷地提升生產(chǎn)力。

　　通過JedAI平臺，Cadence將統(tǒng)一旗下各種AI平臺的大數(shù)據(jù)分析——包括Verisium驗證、Cerebrus實現(xiàn)和Optimality系統(tǒng)優(yōu)化，及其他第三方硅生命周期管理系統(tǒng)。利用JedAI平臺，用戶可以輕松管理設計復雜性越來越高的新興消費、超大規(guī)模計算、5G通信、汽車電子和移動等相關應用。客戶在使用Cadence模擬/數(shù)字/PCB實現(xiàn)、驗證和分析軟件(甚至第三方應用)時，都可以通過JedAI平臺來統(tǒng)一部署其所有的大數(shù)據(jù)分析任務。

　　此外，Cadence的布局布線工具Innovus，里面也內(nèi)置了AI 算法，以提升Floorplan的效率和質(zhì)量。Project Virtus，通過機器學習解決 EM-IR 和 Timing 之間的相互影響;還有 Signoff Timing 和 SmartLEC等工具，都嵌入了人工智能算法。

　　除Cadence外，Synopsys也在2020年推出了業(yè)界*用于芯片設計的自主人工智能應用程序——DSO.ai (Design Space Optimization AI)。作為一款人工智能和推理引擎，DSO.ai能夠在芯片設計的巨大求解空間里搜索優(yōu)化目標。該解決方案大規(guī)模擴展了對芯片設計流程選項的探索，能夠自主執(zhí)行次要決策，幫助芯片設計團隊以專家級水平進行操作，并大幅提高整體生產(chǎn)力，從而在芯片設計領域掀起新一輪革命。

　　將AI技術與EDA工具結(jié)合，有兩個核心價值，首先是力圖讓EDA更加智能，減少重復且繁雜的工作，讓使用者用相同甚至更短時間設計出PPA更好的芯片;其次是大幅降低使用者的門檻，解決人才短缺的挑戰(zhàn)。

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　　OPC與人工智能

　　除了在設計環(huán)節(jié)的EDA中大量使用了AI技術外，芯片制造環(huán)節(jié)也逐漸引入了人工智能技術。在半導體制造業(yè)中，人工智能尤其是機器學習有全面的應用場景，如裝備監(jiān)控、流程優(yōu)化、工藝控制、器件建模、光罩數(shù)據(jù)校正、版圖驗證等等。

　　隨著摩爾定律帶來的集成電路器件持續(xù)微縮，需要在晶圓片上制作出更小尺寸的圖形，這對晶圓圖案化(Wafer Patterning)帶來極大的挑戰(zhàn)，而其中光刻技術是晶圓圖案化的主要手段。但隨著工藝制程的進步，其實早在180納米技術節(jié)點上，隨著光學圖像失真的日益嚴重光刻機的光學圖像分辨率就已經(jīng)跟不上工藝的發(fā)展了。為了補償光學圖像失真，業(yè)界引入了光學鄰近校正(OPC)技術來補償光學畸變效應。

　　實現(xiàn)OPC的方法主要有基于規(guī)則的OPC(Rule-Based OPC)和基于模型的OPC(Model-Based OPC)兩種。早期的基于規(guī)則的OPC,由于其簡單和計算快速的特點被廣泛使用。然而這種方法需要人為制定OPC規(guī)則，隨著光學畸變加劇，這些規(guī)則變得極為龐雜而難以延續(xù)。這時基于模型的OPC(Model Based OPC)應運而生。傳統(tǒng)的基于模型的OPC需要精準的光刻建模，一般包含光學建模和光刻膠建模兩個部分。通過光刻膠模型可以把光學圖像轉(zhuǎn)換為光刻膠圖形，而光刻膠模型直接決定了模型的精準度。

　　過去十年來，計算機技術的進步使得深度學習大放異彩。卷積神經(jīng)網(wǎng)絡(CNN)已廣泛用于圖像處理上，OPC的研究人員也將該技術應用于光刻建模。隨著人工智能最新的研究成果不斷在OPC領域得到應用，從兩層神經(jīng)網(wǎng)絡，到遷移學習乃至GAN，OPC領域已經(jīng)成為人工智能應用的試驗田。

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　　缺陷檢測與人工智能

　　隨著摩爾定律的發(fā)展，芯片生產(chǎn)工藝越來越復雜，芯片電路單元的尺寸越小，生產(chǎn)過程中就越容易出現(xiàn)各種缺陷。需要在生產(chǎn)過程中及早發(fā)現(xiàn)缺陷，及時排除缺陷原因，丟棄缺陷樣本，才能防止缺陷晶粒繼續(xù)加工，影響良率和生產(chǎn)率。

　　隨著線寬的不斷縮小，曾經(jīng)無害的微小顆粒變成影響良率的缺陷，使得檢測與缺陷校正的難度日益增加。同樣地，3D晶體管的形成和多重工藝技術也帶來了細微變化，導致降低良率的缺陷成倍增加。

　　半導體晶圓的缺陷是多種多樣的，包括形貌缺陷(Topography)，污染物(Contamination), 晶體缺陷(Crystal Defect)等等。同時，半導體晶圓缺陷的不規(guī)則和細微性給晶圓缺陷檢測帶來了很大的困難。

　　半導體行業(yè)中缺陷檢測的方法目前主要有兩種：自動光學檢測系統(tǒng)(Automatic Optic Inspection , AOI )以及掃描電子顯微鏡檢測系統(tǒng)(Scanning Electron Microscope ,SEM)。

　　在自動光學檢測方面，鑒于晶圓缺陷的不規(guī)則性，圖像傳感器獲取圖像后晶圓缺陷的目標檢測任務在使用傳統(tǒng)圖像處理算法進行處理時往往無法兼顧所有可能出現(xiàn)的缺陷。而深度學習方法(基于CNN的圖像識別方法)對于圖像分類和目標檢測的高性能表現(xiàn)，可以大大提升不規(guī)則的缺陷識別率，提升整體系統(tǒng)的性能和速度。

　　2021年，著名的半導體設備企業(yè)AMAT便推出了基于大數(shù)據(jù)和人工智能的ExtractAI 。據(jù)了解，由應用材料公司數(shù)據(jù)科學家開發(fā)的ExtractAI技術解決了最艱巨的晶圓檢測問題，即：從高端光學掃描儀產(chǎn)生的數(shù)百萬個有害信號或“噪音”中，迅速且精確地辨別降低良率的缺陷。ExtractAI技術可將由光學檢測系統(tǒng)生成的大數(shù)據(jù)與可對特定良率信號進行分類的電子束檢測系統(tǒng)進行實時連接，從而推斷Enlight系統(tǒng)解決了所有晶圓圖的信號，將降低良率的缺陷與噪音區(qū)分開來。ExtractAI技術能夠僅憑借對千分之一樣品的檢測，即可在晶圓缺陷圖上描繪所有潛在缺陷的特征。這樣就可以獲得一個可操作的已分類缺陷晶圓圖，有效提升半導體節(jié)點發(fā)展速度、爬坡和良率。人工智能技術在大規(guī)模量產(chǎn)期間能夠適應和快速識別新的缺陷，隨著掃描晶圓數(shù)量的增多，其性能和效率也在逐步提升。

　　在電子束方面，KLA在其2020年推出的eSL10電子束圖案化晶圓缺陷檢查系統(tǒng)便導入深度學習算法，將人工智能系統(tǒng)運用于其中。憑借其先進的人工智能系統(tǒng)，eSL10能滿足IC制造商不斷發(fā)展的檢測要求，杜絕了對器件性能影響最關鍵的缺陷。

　　除了在制造環(huán)節(jié)的晶圓缺陷檢測外，AI技術也逐漸滲透到了封裝測試環(huán)節(jié)的缺陷檢測中。2020年，KLA推出了Kronos1190 晶圓級封裝檢測系統(tǒng)、ICOS F160XP 芯片分揀和檢測系統(tǒng)以及下一代的ICOS T3 / T7 系列封裝集成電路(IC)組件檢測及量測系統(tǒng)。新設備采用 AI 解決方案以提高良率和質(zhì)量并推動半導體封裝創(chuàng)新。

　　總而言之，傳統(tǒng)上對光學和電子束缺陷圖像的檢測需要人工干預來驗證缺陷類型。AI系統(tǒng)學習和適應，能夠快速分類和識別缺陷，減少錯誤，并且不會減緩生產(chǎn)速度。

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　　工藝開發(fā)與人工智能

　　隨著芯片從平面結(jié)構向三維結(jié)構等的升級，新器件新工藝推動著材料創(chuàng)新，人工智能在數(shù)據(jù)分析、機器學習等方面的強大能力，能夠加速半導體工藝的開發(fā)過程，從而顯著降低研發(fā)周期和成本。

　　目前英偉達開發(fā)的cuLitho計算光刻庫已經(jīng)獲國際半導體設備、半導體制造廠等應用，加速2納米制程的芯片設計和生產(chǎn)開發(fā);泛林集團(Lam Research)通過人工智能加速了深度晶硅刻蝕。

　　2023年，Lam集團在《自然》上發(fā)表了一項研究，研究了在芯片制造工藝開發(fā)中使用人工智能(AI)的潛力。

　　為了制造設計的每個芯片或晶體管，經(jīng)驗豐富且技術嫻熟的工程師必須首先創(chuàng)建一個專門的配方，概述每個工藝步驟所需的特定參數(shù)和排列。在硅晶圓上構建這些納米尺寸的器件需要數(shù)百個步驟。工藝步驟通常包括將材料薄層沉積到硅晶圓上并以原子級精度蝕刻掉多余材料的多個實例。半導體開發(fā)的這一重要階段目前由人類工程師完成，主要使用他們的直覺和“試錯”方法。由于芯片設計的每一個配方都是*的，并且有超過 100 萬億種可能的選項可供整合，因此工藝開發(fā)可能既費力又耗時且成本高昂，從而越來越減慢實現(xiàn)下一個技術突破所需的時間。

　　在Lam的研究中，機器和人類參與者競相以*的成本創(chuàng)建有針對性的工藝開發(fā)配方，權衡了與測試批次、計量和管理費用相關的各種因素。該研究得出的結(jié)論是，雖然人類擅長解決具有挑戰(zhàn)性和開箱即用的問題，但混合人先、計算機后的策略可以幫助解決工藝開發(fā)的繁瑣方面，并最終加速工藝工程創(chuàng)新。

　　未來智能集成電路制造將利用工廠中的連接性來推動自動化改進。AI系統(tǒng)可以處理海量數(shù)據(jù)集，深入洞察趨勢和潛在偏差，并利用這些信息做出決策。