為摩爾定律續(xù)命 從SoC轉(zhuǎn)向Chiplet“小芯片”

　　以英特爾前CEO戈登摩爾命名的摩爾定律，是指集成電路中的晶體管數(shù)量每?jī)赡攴�一番�?5年來(lái)，半導(dǎo)體行業(yè)一直用摩爾定律來(lái)制定路線圖和研發(fā)目標(biāo)。

　　為延續(xù)摩爾定律、實(shí)現(xiàn)芯片小型化，55年間新技術(shù)不斷涌現(xiàn)，但從歷史上看，晶圓的光掩模限制了單個(gè)芯片的最大尺寸，芯片制造商和設(shè)計(jì)人員不得不用多個(gè)芯片來(lái)完成提供的功能。

　　很多情況下，甚至是多個(gè)芯片提供相同的功能，就像是處理器的內(nèi)核和內(nèi)存模塊那樣。

　　之前一直在用的SoC(片上系統(tǒng))技術(shù)可以組合不同的模塊，模塊之間通信速度更快的同時(shí)，功耗更低、密度更高，而且成本更低。

　　但近年來(lái)，先進(jìn)制造節(jié)點(diǎn)的成本增加，削弱了SoC技術(shù)在成本上的優(yōu)勢(shì)。

　　在最新的臺(tái)積電2021開(kāi)放創(chuàng)新平臺(tái)活動(dòng)上，Alchip Technologies研發(fā)副總裁James Huang表示Chiplet“小芯片”和先進(jìn)的封裝技術(shù)，可以提供比單個(gè)SoC更有競(jìng)爭(zhēng)力的成本結(jié)構(gòu)，同時(shí)保持接近的性能和功耗。

　　其引用了兩項(xiàng)對(duì)小芯片/封裝發(fā)展至關(guān)重要的技術(shù)：一項(xiàng)是臺(tái)積電的 3DFabric和CoWos組合技術(shù)，另一項(xiàng)是Alchip的APLink die-to-die (D2D) I/0技術(shù)。

　　Chiplet“小芯片”技術(shù)，顧名思義，就是用多個(gè)小芯片封裝在一起，用die-to-die內(nèi)部互聯(lián)技術(shù)，組成異構(gòu)System in Packages( SiPs)芯片。而更小的芯片單體，可以提高每片晶圓的利用率，從而降低成本。

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　　但為了維持摩爾定律，Chiplet“小芯片”技術(shù)還需要提供與SoC技術(shù)接近的性能，需要AIchip的APLink D2D I/0技術(shù)支撐多個(gè)小芯片之間的高速數(shù)據(jù)流。

　　APlink 1.0使用的是臺(tái)積電的12nm工藝，速度是1Gbps;APlink 2.0用的是7nm工藝，速度是4Gbps;正在測(cè)試的APLink 3.0已經(jīng)有16Gbps的速度。

　　根據(jù)路線圖，即將推出的APLink 4.0會(huì)采用3nm D2D工藝。

　　APlink 4.0 IP 將支持北/南、東/西方向和對(duì)稱式PHY對(duì)齊，以盡量減少D2D線長(zhǎng)，其互連拓?fù)涞腎/O總線會(huì)用標(biāo)準(zhǔn)的內(nèi)核電壓，PHY宏的速度將達(dá)到12Tbps，每條DQ的速度達(dá)到16Gbps，且只有5納秒延遲 。

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　　Chiplet“小芯片”技術(shù)涉及封裝、EDA、芯片架構(gòu)設(shè)計(jì)等多個(gè)領(lǐng)域，也有機(jī)會(huì)重構(gòu)半導(dǎo)體產(chǎn)業(yè)鏈，但最后落地的關(guān)鍵是商業(yè)模式，Chiplet“小芯片”還需要點(diǎn)時(shí)間來(lái)證明自己。