近年來,關(guān)于臺(tái)積電先進(jìn)封裝的報(bào)道越來越多,在這篇文章里,我們基于臺(tái)積電 Douglas Yu 早前的一個(gè)題為《TSMC packaging technologies for chiplets and 3D》的演講,給大家提供關(guān)于這家晶圓廠巨頭在封裝方面的的全面解讀。為了讀者易于理解,在演講內(nèi)容的基礎(chǔ)上做了部分補(bǔ)充。
本文首先從 Douglas Yu 演講目錄開始,然后是各項(xiàng)詳細(xì)的內(nèi)容。首先,簡(jiǎn)單地?cái)⑹霭雽?dǎo)體產(chǎn)業(yè)迎來了轉(zhuǎn)折點(diǎn),然后進(jìn)入本論部分,即 TSMC 的最先進(jìn)的封裝技術(shù)。具體如下,被稱為 "3D Fabric" 的 2.5/3D 的集成化技術(shù)、System scale up 和封裝內(nèi)部的互相連接的 scale down。
其次,再進(jìn)入第二項(xiàng)本論一一集成不同類型元件的新封裝技術(shù)。具體而言,解釋最先進(jìn)的放熱技術(shù)、硅光電子(Silicon Photonics)的集成化技術(shù)。文章的最后為匯總部分。
Front-end 和 Back-end 的 3D 封裝
被 TSMC 稱為 "3D Fabric" 的 2.5/3D 集成化技術(shù)由 Front-end(FE 3D) 和 Back-end(BE 3D)兩處工程構(gòu)成。Front-end(FE 3D)是一種堆疊硅芯片(Silicon Die)后并相互連接的工藝技術(shù)。有多種分類,如將采用不同代際技術(shù)生產(chǎn)的硅芯片(Silicon Die)連接起來的技術(shù)、把硅芯片(Silicon Die)與其他材質(zhì)的 Die 搭載于同一塊基板上的技術(shù)等。
Back-end(BE 3D)是一種高密度地把多個(gè)硅芯片(Silicon Die)連接起來的同時(shí),再與封裝基板連接的技術(shù)。之前,TSMC 開發(fā)了用于智能手機(jī)的封裝技術(shù) "InFO(Integrated Fan-Out,集成扇出型)" 和用于高性能計(jì)算機(jī)的封裝技術(shù) "CoWoS(Chip on Wafer on Substrate,晶圓級(jí)封裝)"。二者都具有豐富的量產(chǎn)實(shí)績。
TSMC 研發(fā)的最先進(jìn)的封裝技術(shù)一一 "3D Fabric" 的概要。左邊為 Front-end(SoIC),右邊為 Back-end(InFO 和 CoWoS)。出自 TSMC"Hot Chips 33 的演講 "。(圖片出自:eetimes.jp)
Front-end 的 SoIC 有兩種技術(shù),其一為 "CoW(Chip on Wafer)",即一種在硅晶圓(Silicon Wafer)上堆疊芯片(Die)的技術(shù);其二為 "WoW(Wafer on Wafer)",即一種將多片芯片(Silicon Wafer)堆疊起來的技術(shù)。此處需要注意的是,SoIC 并不是一種將電氣信號(hào)和電源系統(tǒng)等與外部(封裝外部)連接的技術(shù)。通過與 Back-end 的 3D Fabric 或者傳統(tǒng)的封裝技術(shù)相結(jié)合,來實(shí)現(xiàn)半導(dǎo)體封裝。
就 Back-end 的 "InFO(Integrated Fan-Out,集成扇出型)" 而言,它利用線路重布層(RDL:Redistribution Layer,一種將硅芯片(Silicon Die)的輸入 / 輸出電極引到外部的排線層)和外部電極(焊錫 Bump)實(shí)現(xiàn)高集成度的封裝技術(shù)(InFO 的概要將會(huì)在后續(xù)文章種進(jìn)行介紹)。此外,還存在一種被稱為 "LSI(Local Silicon Interconnect)" 的技術(shù),即高密度地連接相鄰芯片的技術(shù)。
"CoWoS(Chip on Wafer on Substrate,晶圓級(jí)封裝)" 是一種密集地放置硅芯片(Silicon Die)的高集成度封裝技術(shù)。即在可形成精細(xì)的排線和電極的 " 中間基板(Interpoer)" 上密集地放置多個(gè)硅芯片(Silicon Die)(CoWoS 技術(shù)將會(huì)在后續(xù)文章中詳細(xì)敘述)。" 中間基板(Interpoer)" 有硅和 RDL 兩種選擇項(xiàng)。
多個(gè)裸片(Die)連接技術(shù)
如上文所述,"3D Fabric" 由 Front-end(FE 3D)和 Back-end(BE 3D)兩種技術(shù)構(gòu)成。Front-end(FE 3D)中有一種被稱為 "SoIC(System on Integrated Chips)" 的、堆疊連接硅芯片(Silicon Die)的技術(shù),這是一種可以支持 " 小芯片化 " 的技術(shù)。" 小芯片化 " 指的是有意地將單顆芯片(Single Die)的系統(tǒng) LSI(SoC:System on a Chip)分割為多個(gè)芯片(Chiplet)的技術(shù)。這項(xiàng)技術(shù)最近才開始量產(chǎn)。
Back-end 3D(BE 3D)有兩種將多個(gè)硅芯片(Silicon Die)高密度相互連接的技術(shù)。其一,用于智能手機(jī)的 "InFO(Integrated Fan-Out,集成扇出型)";其二,用于高性能計(jì)算機(jī)(HPC)的 "CoWoS(Chip on Wafer on Substrate,晶圓級(jí)封裝)"。二者都已擁有豐富的量產(chǎn)實(shí)績。
構(gòu)成 "3D Fabric" 的 Front-end 3D(左側(cè))和 Back-end 3D(右側(cè))
Front-end 3D 的 SoIC 大致分為兩類。其一,利用多個(gè)制造代際技術(shù)迥異的小芯片(Silicon Die,Mini-die)來完成一個(gè)系統(tǒng)(相當(dāng)于以往的 System LSI),即 Chiplet 結(jié)構(gòu)?蛇B接的 " 小芯片(Mini-die)" 有各式各樣,如利用最先進(jìn)的工藝技術(shù)生產(chǎn)的 N 代際 Mini-die、N-1 代際的 Mini-die、以及 N-2 代際的 Mini-die 等等。
其二,利用工藝技術(shù)迥異的多個(gè)硅芯片(Silicon Die)組成一個(gè)模組(Module),即異構(gòu)結(jié)構(gòu)(Heterogeneous)。比方說,將利用邏輯半導(dǎo)體工藝生產(chǎn)的硅芯片(Silicon Die)和利用存儲(chǔ)半導(dǎo)體工藝技術(shù)生產(chǎn)的硅芯片(Silicon Die)組合起來。
從 "CMOS" 轉(zhuǎn)為 "CSYS"
就以往的半導(dǎo)體研發(fā)技術(shù)而言,技術(shù)每進(jìn)步一個(gè)代際,單個(gè)硅芯片(Silicon Die,或者稱為 Single Chip)上搭載的晶體管數(shù)量大約增加兩倍。反過來看,每代技術(shù)下,集成同樣數(shù)量的晶體管所需要的硅面積卻減少一半。其實(shí)現(xiàn)的前提如下,即盡可能地將更多的線路埋入 CMOS 的單個(gè)芯片(Sigle Die)里,即所謂的 " 單芯片(Monolithic)集成的最大化 "。
但是,就當(dāng)下最先進(jìn)的 7 納米、5 納米代際的 CMOS 生產(chǎn)而言,將利用不同代際技術(shù)生產(chǎn)的多個(gè)芯片(Die)組合起來、構(gòu)成一個(gè)系統(tǒng)的做法正在成為最佳解決方案。TSMC 把這項(xiàng)解決方案稱為 "CSYS(Complementary Systems, SoCs and Chiplets integration"。
從 CMOS 到 "CSYS(Complementary Systems, SoCs and Chiplets integration)"
組成一個(gè)系統(tǒng)的半導(dǎo)體技術(shù)事例。
(a)是傳統(tǒng)的系統(tǒng) LSI(SoC),在單顆芯片(Sigle Die)上實(shí)現(xiàn)最大規(guī)模的線路。
(b)為在邏輯芯片(Logic Die)上堆疊邏輯芯片(Logic Die)(或者存儲(chǔ)芯片)的事例(SoIC)。
(c)為水平放置邏輯芯片(Logic Die)(或者存儲(chǔ)芯片)的事例。
(d)為在(c)的基礎(chǔ)上,堆疊傳感器芯片(Sensor Die)、高電壓線路(HV)、邏輯芯片(Logic Die)(或者存儲(chǔ)芯片)的 SoIC 事例。
以往,人們不會(huì)把采用不同工藝生產(chǎn)的硅芯片(Silicon Die)匯集在一起,而是把采用相同工藝技術(shù)生產(chǎn)的硅芯片(Silicon Die)封裝在一起,且人們認(rèn)為這有利于降低整體的成本。但是,就 7 納米、5 納米等尖端的技術(shù)工藝而言,邏輯半導(dǎo)體的微縮化使成本不斷增加,同時(shí),難以實(shí)現(xiàn)微縮化的線路區(qū)塊(Block)越來越多。
于是,微縮化的優(yōu)勢(shì)僅存在于大型的線路區(qū)塊(Block)中,而采用尖端工藝變得越來越普遍。相反,將多個(gè)芯片(Die)以 2.5/3D 的形式連接起來的集成技術(shù)(即先進(jìn)封裝技術(shù))的比重越來越大。更準(zhǔn)確地說,要實(shí)現(xiàn)先進(jìn)系統(tǒng)的研發(fā),先進(jìn)的封裝技術(shù)是極其重要的。
用于智能手機(jī)的 "InFO" 的發(fā)展
以下開始介紹 TSMC 研發(fā)的先進(jìn)封裝技術(shù)的最新發(fā)展方向。
TSMC 的先進(jìn)封裝技術(shù)始于用于高性能計(jì)算的 "CoWoS(Chip on Wafer on Substrate,晶圓級(jí)封裝)" 和用于智能手機(jī)的 "InFO(CoWoS(Chip on Wafer on Substrate,集成扇出型)"。"CoWoS" 在 2012 年前后開始被采用,已經(jīng)有十年的量產(chǎn)實(shí)績。InFO 因在 2016 年被用于 "iPhone 7" 的 "A10" 處理器,而被人們熟知。
TSMC 的最先進(jìn)的封裝技術(shù)和其發(fā)展。橫軸為時(shí)間、縱軸為相互連接的密度、封裝的大小
CoWoS 和 InFO 已經(jīng)具有十年以上的研發(fā)歷史,至此已經(jīng)派生出多種產(chǎn)品。此外,最近由于 SoIC(System on Integrated Chips)研發(fā)的進(jìn)步,將 SoIC 與 CoWoS 或者 InFO 結(jié)合的 3D 封裝開始 " 登場(chǎng) "。
接下來,我們來看看 InFO 的 " 衍生品 "。就最初的 InFO 而言,其標(biāo)準(zhǔn)是,在被稱為 "InFO PoP(Package on Package)" 的 InFO 上搭載低功耗版本的 DRAM(封裝產(chǎn)品)。主要用途為智能手機(jī)的應(yīng)用處理器(AP)。將 AP 封裝于 InFO 上,并搭載 DRAM,一個(gè)小而薄的模組就誕生了。
InFO PoP、InFO_B、FCCSP 的概圖。在下面的表格中比較了 InFO_B 和 FCCSP(二者的外形尺寸都是 14mm 見方)
最近,又研發(fā)了一項(xiàng)名為 "InFO_B(Bottom Only)" 的技術(shù),即可由 TSMC 以外的其他企業(yè)搭載 DRAM。與 FCCSP 相比,可以獲得更高的性能。在外形尺寸同樣為 14mm 見方的情況下,比較 InFO_B 和 FCCSP 后發(fā)現(xiàn),InFO_B 的優(yōu)勢(shì)如下:有效控制電源電壓下降、可容納更大尺寸的芯片(Die)、可容納更厚的芯片(Die)。
對(duì) InFO 的另一個(gè)重要的研發(fā)是,針對(duì)高性能計(jì)算機(jī)(HPC)的改良,這一點(diǎn)我們將在下文中詳細(xì)敘述。
"InFO" 技術(shù)在 HPC 的應(yīng)用
TSMC 研發(fā)了用于高性能計(jì)算機(jī)(HPC)的 "CoWoS",且已有十年以上的量產(chǎn)實(shí)績。CoWoS 雖然是一種可應(yīng)用于高速、高頻信號(hào)的優(yōu)秀封裝技術(shù),但它有一個(gè)致命的弱點(diǎn)。由于 " 中間基板(Interposer)" 采用的是大型的硅基板,因此生產(chǎn)成本極高。
InFO 作為一種用于智能手機(jī)的封裝技術(shù),不需要封裝基板。因此,生產(chǎn)成本較低。于是,基于 "InFO",在搭載多個(gè)芯片(Multi-die,或者 Chiplet)的前提下,通過增加封裝基板,試圖應(yīng)用于 HPC,即 "InFO_oS",也可以看做是 CoWoS 的廉價(jià)版。
"InFO_oS" 的研發(fā)事例(可看做是首代產(chǎn)品),左上為從上面看的封裝圖。將兩顆硅芯片(Silicon Die,Chiplet)組合起來的 Net-work-switch。左下為斷面圖。右側(cè)為 Net-work-switch 的整體圖像
"InFO_oS" 的概要和結(jié)構(gòu)圖,利用 RDL(線路重布層 , Redistribution Layer)將多個(gè)硅芯片(Silicon Die)和基板相連接。RDL 的排線的線寬線距極細(xì),為 2/2um。RDL 的層數(shù)為五層;搴 RDL 之間通過 130um 間距(Pitch)的銅(Cu)凸點(diǎn)(Bump)連接
InFO_oS 的首代產(chǎn)品于 2018 年開始量產(chǎn)。RDL 的面積最大可達(dá) Reticle 的 1.5 倍(1,287 平方毫米左右)。被看做是 Net-work-switch 模組。第二代產(chǎn)品為搭載了 10 顆 Chiplet 的模組。結(jié)構(gòu)如下:兩顆邏輯 Mini-die,8 顆用于輸入 / 輸出(IO)的 Mini-die。RDL 部分的面積為 Reticle 的 2.5 倍(51mm × 42mm);宓拇笮 110mm 見方。預(yù)計(jì)在 2021 年內(nèi)量產(chǎn)第二代產(chǎn)品。
"InFO_oS(用于 Net-work-switch 的模組)" 的研發(fā)技術(shù)藍(lán)圖。橫軸為 Net-work-switch 的性能,縱軸為模組的大小和功耗
介紹兩種改良的 InFO 封裝
本文開始介紹兩種改良了 "InFO" 技術(shù)的封裝方式,都是應(yīng)用于高性能計(jì)算機(jī)的。其一,堆疊兩個(gè) "InFO",即 "InFO_SoIS(System on Integrated Substrate)";其二,在模組(尺寸和晶圓大小相近)上橫向排列多個(gè)硅芯片(Silicon Die,或者 Chip),再通過 "InFO" 結(jié)構(gòu),使芯片和輸入 / 輸出端子相互連接,即 "InFO_SoW(System on Wafer)"。
用于超高性能計(jì)算機(jī)的 "InFO" 的改良技術(shù),左側(cè)為支持超高波段(毫米波)的 "InFO_SoIS(System on Integrated Substrate)" 的斷面圖,右側(cè)為在大小近似于晶圓的模組上排列多個(gè)芯片(Die)的 "InFO_SoW(System on Wafer)" 的封裝事例(概念圖)。
首先,我們介紹一下堆疊了兩個(gè) "InFO" 的 "InFO_SoIS(System on Integrated Substrate)" 的技術(shù)概要。在演講幻燈片中展示的 "InFO_SoIS" 封裝中展示了如下結(jié)構(gòu)。首先,在 RDL(線路重布層,Redistribution Layer)上放置 SoC(System on a Chip)芯片和 I/O 芯片,通過 RDL 將信號(hào)線和電源線引到下面。這種結(jié)構(gòu)被稱為 "InFO 1"。被引到下面的信號(hào)線和電源線經(jīng)由微型凸塊(Micro Bump)與具有多層排線結(jié)構(gòu)的樹脂基板(RDL)相連接。在多層樹脂基板的底部廣泛分布著將信號(hào)線和電源線引出的凸塊(Bump),且凸塊的間距(Pitch)比 InFO 1 更寬。這種結(jié)構(gòu)被稱為 "InFO 2"。此外,樹脂基板的四周還設(shè)計(jì)有防止翹曲的 " 加強(qiáng)環(huán)(Stiffener Ring)"。
"InFO_SoIS" 的構(gòu)造圖(左)、試做事例(右)。出自 TSMC"Hot Chips 33 演講
試做的 "InFO_SoIS" 封裝品將一個(gè) SoC、四個(gè) I/O 芯片容納于 InFO 1 中,下部由 InFO 2 支撐。尺寸為 91 毫米見方。硅芯片(Silicon Die)全部為良品,封裝、組裝的良率超過 95%。此外,100 毫米見方的 "InFO_SoIS" 的封裝良率達(dá)到了 100%。
且對(duì)試做的 "InFO_SoIS" 封裝品和傳統(tǒng)的樹脂基板(GL102)在毫米波帶中的損耗進(jìn)行了比較。在 28GHz 情況下,插入損耗(溫度 25 度一一 125 度)減少了約 25%,在 50GHz 下,減少了約 30%。
"InFO_SoIS" 在毫米波帶上的插入損失,并與傳統(tǒng)的樹脂基板(GL102)進(jìn)行比較。左下的表格為 28GHz 和 50GHz 的相對(duì)值(把傳統(tǒng)基板視為單位 "1"),右下方的圖表為插入損失的周波特性
InFO 實(shí)現(xiàn)了晶圓級(jí)超大處理器
上文中,我們介紹了支持毫米波信號(hào)的 "InFO_SoIS" 的概要,下面我們介紹晶圓級(jí)(Wafer Scale)的超大型封裝技術(shù)一一 "InFO_SoW" 的概要。"InFO_SoW" 技術(shù)被 AI 初創(chuàng)公司 Cerebras Systems 研發(fā)的晶圓級(jí)深度學(xué)習(xí)處理器 "WSE(Wafer Scale Engine)" 采用。WSE 的芯片尺寸極大,為 215 毫米見方,與直徑為 300 毫米的硅晶圓相匹配。
"InFO_SoW" 技術(shù)的特點(diǎn)如下,將大規(guī)模系統(tǒng)(由大量的硅芯片組成)集成于直徑為 300 毫米左右的圓板狀模組(晶圓狀的模組)上。通過采用 InFO 技術(shù),與傳統(tǒng)的模組相比較,可以獲得更小型、更高密度的系統(tǒng)。
"InFO_SoW" 技術(shù)的特點(diǎn)(上)、結(jié)構(gòu)(左下)、研發(fā)事例(右下)
模組的構(gòu)成如下:晶圓狀的放熱模組(Plate)、硅芯片(Silicon Die)群、InFO RDL、電源模組、連接器等。硅芯片群的相互連接、硅芯片群和電源模組以及連接器之間的連接都借由 RDL 完成。
比較利用倒裝芯片(Flip Chip)技術(shù)的 Multi-chip-module(MCM)和 "InFO_SoW"
演講中,還比較了采用倒裝芯片(Flip Chip)技術(shù)的 Multi-chip-module(MCM)和 "InFO_SoW"。與 MCM 相比,相互連接的排線寬度、間隔縮短了二分之一,排線密度提高了兩倍。此外,單位面積的數(shù)據(jù)傳輸速度也提高了兩倍。電源供給網(wǎng)絡(luò)(PDN)的阻抗(Impedance)明顯低于 MCM,僅為 MCM 的 3%。
CoWoS:十年五代的封裝技術(shù)
如上文所述,TSMC 根據(jù)中間基板(Interpoer)的不同,把 "CoWoS" 分為三種類型。第一,把硅(Si)基板當(dāng)做中間基板,即 CoWoS_S(Silicon Interposer),這就是在 2011 年研發(fā)的最初的 "CoWoS" 技術(shù),與過去的 "CoWoS" 相比,它的先進(jìn)之處在于,它是一種把硅基板當(dāng)做中間基板的先進(jìn)封裝技術(shù)。
第二為 "CoWoS_R(RDL Interposer)",即把 RDL(線路重布層,Redistribution Layer)當(dāng)做中間基板。第三為 "CoWoS_L(Local Silicon Interconnect and RDL Interposer)",即把小型的硅芯片 ( Silicon Die ) 和 RDL 當(dāng)做中間基板。但是,需要讀者留意的是,TSMC 把 "Local Silicon Interconnect" 縮寫為 "LSI"。
"CoWoS_S(原來的 CoWoS)" 的斷面結(jié)構(gòu)圖。即 2.5D 封裝的代表事例。通過在作為中間基板(Interposer)的硅基板上形成高密度排線、硅通孔(TSV),不僅可以高密度地放置硅芯片(Silicon Die),還可以高速傳輸信號(hào)
"CoWoS_S(原來的 CoWoS)" 是在 2011 年開發(fā)的,且被稱為 " 第一代(Gen-1)"。被 Xilinx 的高端 FPGA 等產(chǎn)品采用。硅制中間基板的最大尺寸為 775 平方毫米(25mmx31mm)。幾乎接近于一張 Reticle 的曝光尺寸(26mm × 33mm,ArF 液浸式掃描情況下)。即,F(xiàn)PGA 芯片(Die)的生產(chǎn)技術(shù)為 28 納米的 CMOS 工藝。就采用了此款技術(shù)的 Xilinx 的高端 FPGA"7V2000T" 而言,將四顆 FPGA 邏輯芯片搭載于 "CoWoS_S" 上。
就 2014 年研發(fā)的第二代 "CoWoS_S" 而言,硅制中間基板的尺寸擴(kuò)大到了 1,150 平方毫米。接近于 1.5 張 Reticle 的曝光面積(1,287 平方毫米)。在 2015 年,被 Xilinx 的高端 FPGA"XCVU440" 采用。搭載了三顆 FPGA 的邏輯芯片。FPGA 芯片的制造技術(shù)為 20 納米的 CMOS 工藝。
就 2016 年研發(fā)的第三代 "CoWoS_S" 而言,雖然硅制中間基板的尺寸沒有什么變化,但是首次混合搭載了高速 DRAM 模組(HBM)、邏輯芯片。在 2016 年,被 NVIDIA 的高端 GPU(GP100)采用;旌洗钶d了 GPU 芯片和 "HBM2"。"HBM2" 為硅芯片(Silicon Die)壓層模組(通過 TSV 將四顆 DRAM 芯片和一顆 Base Die(位于最下層)連接起來),"GP100" 上搭載了四顆 HBM2 模組。將容量為 16GB(128GBit)的 DRAM 和 GPU 高速連接。
就 2019 年研發(fā)的第四代 "CoWoS_S" 而言,硅制中間基板的尺寸擴(kuò)大至相當(dāng)于兩張 Reticle 的曝光面積。幾乎達(dá)到了 1,700 平方毫米。這款大型的中間基板上混合搭載了大規(guī)模的邏輯芯片和六個(gè) HBM2。單個(gè) HBM2 的存儲(chǔ)容量增加到了 8GB(64GBit),因此合為計(jì) 48GB(384 GBit),容量是第三代的三倍。
"CoWoS_S(原來的 CoWoS)" 的發(fā)展歷程。從 2011 年的第一代到 2021 年的第五代,一直在改良
如上所述,原本中間基板的尺寸就很大,如今愈來愈大。第一代的面積為 775mm2(相當(dāng)于一張 Reticle),第二代和第三代的面積相當(dāng)于 1.5 張 Reticle,分別為 1,150mm2、1,170mm2。第四代面積進(jìn)一步增大,相當(dāng)于兩張 Reticle,為 1,700mm2。
最初搭載在中間基板上的硅芯片(Silicon Die)為多個(gè)邏輯芯片(Logic Die),第三代以后開始混搭邏輯芯片和存儲(chǔ)芯片。即開始混合搭載邏輯芯片(SoC)、高速 DRAM 模組 "HBM(High Bandwidth Memory)" 的壓層芯片(Die)群。具體而言,一顆 SoC 芯片和四顆 HBM(4Gbit*4 顆,合計(jì)為 16Gbit)。就第四代而言,在 SoC 芯片面積(集成程度)擴(kuò)大的同時(shí),混搭的 HBM 增至六個(gè)。通過將單個(gè) HBM 的存儲(chǔ)容量增加兩倍,使 HBM 的總?cè)萘枯^第三代增長了三倍(48Gbit)。
就今年(2021 年)第五代(CoWoS_S,原來的 CoWoS)而言,硅制中間基板的面積擴(kuò)大至 2,500mm2,相當(dāng)于三張 Reticle,同時(shí),搭載了八個(gè) HBM,這相當(dāng)于第三代的兩倍。邏輯硅芯片(Logic Silicon Die)還是 Chiplet,兩顆 Mini-die 被放置在 1,200mm2 的區(qū)域內(nèi)?纱钶d的 HBM 的規(guī)格為 "HBM2E(即 HBM 的第二代強(qiáng)化版)"。
就硅制中間基板的 RDL(線路重布層,Redistribution Layer)而言,通過提高銅(Cu)排線的厚度,使方塊電阻(Sheet Resistance)減少了一半(甚至更多)。通過 5 層銅排線使硅芯片(Silicon Die)相連接。此外,為了進(jìn)一步減少硅通孔 ( Through Silicon Via, TSV ) 的高頻損耗,針對(duì) TSV 進(jìn)行了再次設(shè)計(jì)。在 2GHz~14GHz 高頻帶的插入損耗(S21)為 0.1dB(甚至更高),重新設(shè)計(jì)后為 0.05dB。此外,通過將 " 嵌入式深溝電容(eDTC,embedded Deep Trench Capacitor)" 裝入硅制中間基板,穩(wěn)定了電源系統(tǒng)。eDTC 的容量密度為 300nF/mm2。在 100MHz~2GHz 頻帶,電源分布網(wǎng)絡(luò)(PDN)的電阻抗(Impedance)減少了 35%(得益于 eDTC)。
支持第五代 "CoWoS_S(以往的 CoWoS)" 的技術(shù)要素
新一代(第六代)的 "CoWoS_S" 預(yù)計(jì)在 2023 年研發(fā)。硅制中間基板的尺寸達(dá)到 4 張 Reticle 的尺寸。計(jì)算下來為 3,400mm2 左右(約 58.6mm 見方)。邏輯部分搭載兩顆(或者更多)Mini-die,存儲(chǔ)部分搭載了 12 個(gè) HBM。對(duì)應(yīng)的 HBM 的規(guī)格為 "HBM3"。
"CoWoS_S(以往的 CoWoS)" 的研發(fā)產(chǎn)品路線圖(Road Map )
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近日,德國柏林國際電子消費(fèi)品展覽會(huì)(IFA2024)隆重舉辦。憑借在核心技術(shù)、產(chǎn)品設(shè)計(jì)及應(yīng)用方面的創(chuàng)新變革,全球領(lǐng)先的智能終端企業(yè)TCL實(shí)業(yè)成功斬獲兩項(xiàng)“IFA全球產(chǎn)品設(shè)計(jì)創(chuàng)新大獎(jiǎng)”金獎(jiǎng),有力證明了其在全球市場(chǎng)的強(qiáng)大影響力。
近日,中國家電及消費(fèi)電子博覽會(huì)(AWE 2024)隆重開幕。全球領(lǐng)先的智能終端企業(yè)TCL實(shí)業(yè)攜多款創(chuàng)新技術(shù)和新品亮相,以敢為精神勇闖技術(shù)無人區(qū),斬獲四項(xiàng)AWE 2024艾普蘭大獎(jiǎng)。
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由世界人工智能大會(huì)組委會(huì)、上海市經(jīng)信委、徐匯區(qū)政府、臨港新片區(qū)管委會(huì)共同指導(dǎo),由上海市人工智能行業(yè)協(xié)會(huì)聯(lián)合上海人工智能實(shí)驗(yàn)室、上海臨港經(jīng)濟(jì)發(fā)展(集團(tuán))有限公司、開放原子開源基金會(huì)主辦的“2024全球開發(fā)者先鋒大會(huì)”,將于2024年3月23日至24日舉辦。