臺積電，轉(zhuǎn)戰(zhàn)1.4nm

　　據(jù)臺媒聯(lián)合報報道，臺積電 3 納米制程今年 8 月將導入量產(chǎn)，但臺積電為取得制霸權，防止英特爾殺出搶單，決定將 3 納米研發(fā)團隊轉(zhuǎn)戰(zhàn) 1.4 納米開發(fā)，并預定下個月鳴槍起跑，投入確認技術規(guī)格的第一階段(TV0)開發(fā)，這也為臺積電準備跨足 1 納米世代，揭開歷史新頁。

　　報道進一步指出，臺積電日前敲定于今年 8 月于竹科研發(fā)中心 P8 廠及南科 18B 的 P5 廠，南北同時啟動 3 納米量產(chǎn)后，接下來要在先進制程開發(fā)上壓制英特爾藉由 2 納米技術突破爭食蘋果新世代處理器的威脅，以持續(xù)在晶圓代工保持領先優(yōu)勢。

　　考慮到三星和英特爾都對臺積電嘴邊的蛋糕虎視眈眈。毫無疑問，又一輪芯片制程大賽即將打響。

　　臺積電急了

　　在之前的財報會上，臺積電聯(lián)席總裁魏哲家曾經(jīng)表示，公司的 2nm 工藝正在研發(fā)當中，如按照初步規(guī)劃，試產(chǎn)將在 2024 年底，最快則將于 2025 年投入量產(chǎn)。但是，英特爾在更早之前曾經(jīng)表示，公司將在今年下半年完成 Intel 18A(約為 1.8nm )的芯片設計，并將原定的量產(chǎn)時間從之前的 2025 年提前到 2024 年。由此，我們可以看到臺積電擔憂的來源。

　　另一個方面，對工藝制程有了解的讀者應該知道，今年下半年開戰(zhàn)的 3nm 工藝推進到現(xiàn)在，其實基本面已經(jīng)定了。因為三大廠商(臺積電、英特爾和三星)的工藝進度，甚至客戶在目前看來都初步確定，且短期有太大的變化的可能性比較小。

　　但在 3nm 后的技術節(jié)點，則又有新的不確定性。

　　眾所周知，自 2011 年英特爾發(fā)布 22nm 工藝以來，包括 Intel、臺積電、三星、格芯和中芯國際都幾乎在所有的先進工藝邏輯芯片上使用 FinFET 晶體管制造。和以前的平面晶體管溝道是水平的不一樣。在 FinFET 中，溝道是垂直的，柵極環(huán)繞在溝道周圍，能從溝道的三個側(cè)面提供出色的控制。

　　正因為這種不同尋常的設計，F(xiàn)inFET 在應用中帶來了更多的優(yōu)勢。例如對于給定的晶體管占位面積有更高的驅(qū)動電流、更高的速度和更低的泄漏，這使其能夠具備更低的功耗、無隨機摻雜劑波動，使得晶體管具有更好的遷移率和縮放比例。借助這個創(chuàng)新的晶體管設計，芯片制造工藝演進到了今年下半年面世的 3nm。因為除了三星以外，其他晶圓代工廠在這個節(jié)點依然使用的是 FinFET。

　　平面晶體管、FinFET 晶體管和 GAA 晶體管

　　然而，到了 3nm 以后的工藝，F(xiàn)inFET 的歷史使命就已經(jīng)完成了，這就驅(qū)使所有晶圓代工廠就不得不探索新的制造方法，如三星在 3nm 上應用的 GAA(Gate All Around)晶體管就是當中一個選擇。和當初從平面往立體轉(zhuǎn)一樣，新的晶體管也會給開發(fā)者提出新挑戰(zhàn)。需要提示一下的是，三星在 3nm 就用上了這種新型晶體管，而英特爾也披露了不少關于他們新晶體管的信息，他們更是把 Intel 18A 看作超越臺積電的關鍵技術。再加上，近日日經(jīng)新聞報道，美國和日本正計劃在 2nm 芯片上合作�？紤]到日本在設備上的領先、當前的芯片本地制造趨勢、美國 IBM 過往在先進工藝上的輝煌歷史、熱潮他們也于一年前推出 2nm 芯片等多種因素。

　　這就讓在新工藝保密工作做得非常之好的臺積電急了。

　　GAA 沒那么簡單

　　如上所說，GAA 晶體管是行業(yè)必然的發(fā)展趨勢，而納米片就是 GAA 晶體管的首個選擇。

　　所謂納米片，從構(gòu)造上看，納米片 FET 是一種旋轉(zhuǎn) 90 度的 finFET，這就讓其可以產(chǎn)生水平堆疊的 fin，而每個 fin 中間都有垂直柵極材料，且每個 fin 都是一個溝道。

　　Lam Research 在其 2020 年的一篇博客中介紹道，早期的 GAA 設備將使用垂直堆疊的納米片。它們由單獨的水平片構(gòu)成，四周都被門材料包圍。這提供了相對于 finFET 改進的通道控制。與更高電流需要多個并排 fin 的 FinFET 不同，GAA 晶體管的載流能力通過垂直堆疊幾個納米片來增加，柵極材料包裹在通道周圍。納米片的尺寸可以縮放，以便晶體管的尺寸可以滿足所需的特定性能。

　　該篇博客文章進一步指出，納米片在概念上可能很簡單，但它們對制造提出了新的挑戰(zhàn)。其中一些挑戰(zhàn)圍繞著制造結(jié)構(gòu)，其他涉及實現(xiàn) PPAC 擴展目標所需的新材料。

　　如圖所示，GAA 晶體管是通過首先生長交替的 Si 和 SiGe 外延層的超晶格來制造的，這些外延層構(gòu)成了納米片的基礎。而其關鍵步驟則包括沉積內(nèi)部電介質(zhì)間隔物以保護源極 / 漏極區(qū)域并定義柵極寬度，以及用于去除犧牲層(sacrificial layer)的溝道釋放蝕刻。去除犧牲層后留下的空間需要用柵極電介質(zhì)和金屬填充，包括納米片之間。因為柵極金屬很可能會引入新材料，為此一些制造商正在評估鈷，釕、鉬、鎳和各種合金。

　　在 semiengineering 的報道中，他們也揭露了制造納米片 FET 帶來的重大挑戰(zhàn)。

　　首先在流程中，外延工具在襯底上沉積超薄、交替的 SiGe 和硅層，形成超晶格結(jié)構(gòu)。這種結(jié)構(gòu)可能具有三層、五層或更多層的每種材料;其次，微小的垂直 fin 在超晶格結(jié)構(gòu)中被圖案化和蝕刻。然后，形成內(nèi)間隔物。在間隔蝕刻中，超晶格結(jié)構(gòu)中的 SiGe 層的外部部分被凹陷，然后用介電材料填充;第三，形成源極 / 漏極。然后，去除超晶格結(jié)構(gòu)中的 SiGe 層，留下構(gòu)成通道的硅基層或片;最后，通過沉積高 k 電介質(zhì)和金屬柵極材料形成柵極。

　　" 以上每一步都是一個挑戰(zhàn)。與所有工藝一樣，目標是開發(fā)沒有缺陷的芯片。這需要在晶圓廠中采用完善的工藝控制策略。"semiengineering 的記者在文章中強調(diào)。(關于納米片制造，請參考半導體行業(yè)觀察的文章《FinFET 的繼任者：納米片該如何制造?》)

　　臺積電制造集成經(jīng)理在今年二月接受 IEEE 采訪的時候就首先強調(diào)，我們正在接近原子尺度。然后他繼續(xù)說：" 以前，我們可以通過微調(diào)工藝來實現(xiàn)下一代節(jié)點，但現(xiàn)在每一代我們都必須在晶體管架構(gòu)、材料、工藝和工具方面找到新的方法。在過去，這幾乎是一種主要的光學縮小，但這不再是一個簡單的技巧。"

　　Lam Research 方面則表示，GAA 晶體管將成為 FinFET 的繼任者，而納米片將演變?yōu)榧{米線。這些 GAA 結(jié)構(gòu)應該貫穿當前路線圖上的高級流程節(jié)點。

　　三巨頭各出奇招

　　正因為新技術擁有如此大的的挑戰(zhàn)，因此三巨頭都在夜以繼日地攻克新制造工藝，他們也都先后披露了其面向未來新技術上面做得一些布局。

　　首先看比較 " 急 " 的臺積電。在 ISSCC 2021 上，臺積電董事長劉德音做了一個演講，在演講中他大概介紹了一下臺積電的納米片技術。劉德音指出，這些新器件的漏極引起的勢壘降低和亞閾值擺動更小。而根據(jù)報道，使用 TSMC 的下一代平臺降低了 SRAM 的電源電壓，讓其可以在 0.46V 下提供可靠的緩存操作。而隨著對片上高速緩存的需求不斷增加，電壓低于半伏肯定會改善芯片功率預算。

　　雖然臺積電在研討會上沒有太多披露，但據(jù)一些分析師分析，臺積電展示的數(shù)據(jù)來自 32 MB SRAM，但沒有給出其他技術細節(jié)。他們大膽猜測其 M0 間距為 28 nm，這就像在 5N 工藝中一樣，這是納米片的寬度約為 35 nm，厚度約為 6 nm。正是這樣的設計為其提供了 240 – 250 nm 的溝道寬度，或相當于當前鰭片高度的 2+ 鰭片晶體管。

　　semiwiki 在一篇文章介紹，臺積電研發(fā)組的 Jin Cai 在去年的 VLSI 研討會上開展了一場名為 " 下一個十年的 CMOS 器件技術 " 的討論。在演講中，他透露了臺積電主動工藝研發(fā)的三個領域，講述獲得更優(yōu)化納米片特性的方法：分別是增加 pFET 的 SiGe 化學計量、優(yōu)化寄生 Cgs/Cgd 電容、處理底部納米片的 "mesa"" 泄漏。(具體參考文章《臺積電談 2nm 的實現(xiàn)方式》)。

　　接下來，我們看一下領先一步的三星。因為他在今年下半年就帶來公司的 GAA 晶體管制造工藝，也就是三星在 3nm 使用的 MBCFET(multi-bridge channel FET)制造工藝。

　　三星官方文件表示，典型的 GAA 晶體管采用細長納米線的形式 . 然而，溝道需要盡可能寬以允許大量電流流過它，并且納米線的小直徑使得難以獲得這種更高的電流。為了克服這個問題，三星創(chuàng)造了他們專有的 MBCFET(多橋通道場效應晶體管)并申請了專利。在三星看來，這是 GAA 晶體管的優(yōu)化版本。通過將導線形成的溝道結(jié)構(gòu)對齊為二維納米片來增加與柵極接觸的面積，MBCFET 能夠?qū)崿F(xiàn)更簡單的器件集成以及增加電流。在三星看來，公司的 MBCFET 是一種具有競爭力的晶體管結(jié)構(gòu)，因為它不僅包括通過 GAA 結(jié)構(gòu)減輕短溝道效應的方法，而且還通過擴大溝道面積來提高性能。

　　最后，再看一下英特爾的 GAA 晶體管 RibbonFET

　　據(jù)介紹，RibbonFET 器件能夠?qū)�溝道從基底材料上抬高，形成進入一塊柵極材料的溝道線。由于溝道線的形狀像帶狀，所以新的 FET 技術被稱為 RibbonFET，而柵極完全圍繞通道。這種獨特的設計顯著提高了晶體管的靜電特性，并減小了相同節(jié)點技術的晶體管尺寸。但這并不是英特爾所做的唯一技術改進;他們還開發(fā)了一種新的電源路由技術，稱為 PowerVia。傳統(tǒng)的半導體具有形成晶體管的平面半導體，然后添加導線層以提供電源和信號�；旌想娫春托盘枙�帶來路由挑戰(zhàn)，并降低最終設備的整體效率。

　　而英特爾新宣布的 PowerVia，能將晶體管的電源連接移動到芯片的底部。簡而言之，PowerVia 的引入相當于 PCB 從單面層轉(zhuǎn)移到雙面層。讓電源線和信號線可以分開，使兩層都更加高效。

　　總結(jié)

　　由上可見，無論是臺積電、三星還是英特爾，他們其實都已經(jīng)為 GAA 做好了充分準備，迎接下一個節(jié)點的到來。與此同時，他們還在繼續(xù)研發(fā)面向未來的工藝，讓芯片的性能提升擁有更多的選擇。如二維材料就是包括臺積電在內(nèi)的晶圓廠的一個努力方向。

　　據(jù)相關研究人員稱，二維半導體有望解決大尺寸晶體管中的通道控制問題：減小器件尺寸也會減小溝道長度。界面缺陷(由于晶體管柵極溝道的小尺寸)導致載流子遷移率下降。而 MoS2 等過渡金屬二硫化物 ( TMD ) 就是亞 10nm 溝道晶體管的首選材料，因為它們在極薄的厚度下具有高遷移率。

　　在去年年中，臺積電更是公布，公司與麻省理工學院(MIT)共同發(fā)表研究，首度提出利用「半金屬鉍」(Bi)作為二維材料的接觸電極，可大幅降低電阻并提高電流，使其效能幾與硅一致，有助實現(xiàn)未來半導體 1 納米的挑戰(zhàn)。

　　除了這些晶圓制造龍頭外，IMEC 等研究機構(gòu)在為未來的芯片實現(xiàn)提出了很多方案和改進方式。芯片制造的未來，依然可期。