芯片未來，靠什么？

　　第69 屆 IEEE 國(guó)際電子設(shè)備年會(huì)將于 12 月 9 日開幕，會(huì)議預(yù)告片顯示，研究人員一直在擴(kuò)展多項(xiàng)技術(shù)的路線圖，特別是那些用于制造CPU和GPU 的技術(shù)。

　　由于芯片公司無(wú)法通過在二維上縮小芯片功能來繼續(xù)增加晶體管密度，因此他們通過將芯片堆疊在一起進(jìn)入了三維�，F(xiàn)在他們正致力于在這些芯片中構(gòu)建晶體管。接下來，他們很可能會(huì)通過使用二硫化鉬等2D 半導(dǎo)體設(shè)計(jì) 3D 電路，進(jìn)一步進(jìn)入三維領(lǐng)域。所有這些技術(shù)都可能服務(wù)于機(jī)器學(xué)習(xí)，這是一種對(duì)處理能力日益增長(zhǎng)的需求的應(yīng)用程序。但 IEDM 上發(fā)表的其他研究表明，3D 硅和 2D半導(dǎo)體并不是*能讓神經(jīng)網(wǎng)絡(luò)保持正常運(yùn)轉(zhuǎn)的東西。

　　3D芯片堆疊

　　通過堆疊芯片(在本例中稱為小芯片(Chiplet))來增加可以擠入給定區(qū)域的晶體管數(shù)量，這既是硅的現(xiàn)在，也是未來。一般來說，制造商正在努力增加芯片之間的垂直連接的密度。但也有一些并發(fā)癥。

　　一是改變了芯片互連子集的布局。從 2024 年末開始，芯片制造商將開始在硅下方構(gòu)建電力傳輸互連，而將數(shù)據(jù)互連留在上方。這種被稱為“背面供電”的方案會(huì)帶來芯片公司正在研究的各種后果�？磥碛⑻貭枌⒃诒緦玫腎EDM討論背面電源對(duì) 3D 設(shè)備的影響。IMEC 將研究稱為系統(tǒng)技術(shù)協(xié)同優(yōu)化 (STCO)的 3D 芯片設(shè)計(jì)理念的影響。(這個(gè)想法是，未來的處理器將被分解為基本功能，每個(gè)功能都將位于其自己的小芯片上，這些小芯片將采用適合該工作的*技術(shù)制成，然后這些小芯片將被重新組裝成一個(gè)系統(tǒng)使用 3D 堆疊和其他先進(jìn)封裝技術(shù)。)同時(shí)，臺(tái)積電將解決 3D 芯片堆疊中長(zhǎng)期存在的問題——如何從組合芯片中排出熱量。

　　顧名思義，所謂3D芯片堆疊，是將一個(gè)完整的計(jì)算機(jī)芯片(例如 DRAM)放置在另一個(gè)芯片(CPU)之上。結(jié)果，電路板上原本相距幾厘米的兩個(gè)芯片現(xiàn)在相距不到一毫米。這降低了功耗(通過銅線傳輸數(shù)據(jù)是一件很麻煩的事情)，并且還大大提高了帶寬。

　　IEEE也表示，當(dāng)前每一代處理器的性能都需要比上一代更好，從最基本的角度來說，這意味著將更多的邏輯集成到硅片上。但存在兩個(gè)問題：一是我們縮小晶體管及其組成的邏輯和存儲(chǔ)塊的能力正在放緩。另一個(gè)是芯片已經(jīng)達(dá)到了尺寸極限，因?yàn)楣饪坦ぞ咧荒茉诩s 850 平方毫米的區(qū)域上形成圖案。

　　為了解決這些問題，幾年來，片上系統(tǒng)開發(fā)人員已經(jīng)開始將其更大的設(shè)計(jì)分解為更小的小芯片，并將它們?cè)谕�一封裝內(nèi)連接在一起，以有效增加硅面積等優(yōu)勢(shì)。在 CPU 中，這些鏈接大多是所謂的 2.5D，其中小芯片彼此相鄰設(shè)置，并使用短而密集的互連進(jìn)行連接。既然大多數(shù)主要制造商已經(jīng)就 2.5D 小芯片到小芯片通信標(biāo)準(zhǔn)達(dá)成一致，這種類型的集成的勢(shì)頭可能只會(huì)增長(zhǎng)。

　　但要像在同一芯片上一樣傳輸真正大量的數(shù)據(jù)，您需要更短、更密集的連接，而這只能通過將一個(gè)芯片堆疊在另一個(gè)芯片上來實(shí)現(xiàn)。面對(duì)面連接兩個(gè)芯片意味著每平方毫米要建立數(shù)千個(gè)連接。這也催生了3D芯片堆疊。

　　Synopsys在一篇博客文章中指出，堆疊芯片之間的數(shù)據(jù)傳輸通過集成在底部芯片中的 TSV 進(jìn)行。這些 TSV 是垂直運(yùn)行的物理柱，由銅等導(dǎo)電材料制成。將堆疊芯片粘合到單個(gè)封裝中而不是 PCB 上的多個(gè)封裝中，可將 I/O 密度提高 100 倍。采用*，每比特傳輸能量可降低至 30 倍。

　　至于背面供電，按照IEEE所說，向數(shù)十億個(gè)晶體管提供電流正迅速成為高性能 SoC 設(shè)計(jì)的主要瓶頸之一。隨著晶體管不斷變得越來越小，為晶體管提供電流的互連線必須排列得更緊密、更精細(xì)，這會(huì)增加電阻并消耗功率。這種情況不能再繼續(xù)下去：如果電子進(jìn)出芯片上的設(shè)備的方式?jīng)]有發(fā)生重大變化，我們將晶體管制造得再小也無(wú)濟(jì)于事。

　　在當(dāng)今的處理器中，信號(hào)和功率都從上方到達(dá)硅[淺灰色]。新技術(shù)將分離這些功能，從而節(jié)省電力并為信號(hào)路線騰出更多空間[右]。

　　幸運(yùn)的是，我們有一個(gè)有前途的解決方案：我們可以使用長(zhǎng)期以來被忽視的硅的一面。

　　為了從 SoC 獲取電源和信號(hào)，我們通常將最上層金屬(距離晶體管最遠(yuǎn))連接到芯片封裝中的焊球(也稱為凸點(diǎn))。因此，為了讓電子到達(dá)任何晶體管以完成有用的工作，它們必須穿過 10 到 20 層越來越窄和曲折的金屬，直到它們最終能夠擠到最后一層局部導(dǎo)線。這種分配電力的方式從根本上來說是有損耗的。于是，我們利用晶體管下方的“空”硅，這正是imec開創(chuàng)的一種稱為“埋入式電源軌”或 BPR 的制造概念。該技術(shù)在晶體管下方而不是上方建立電源連接，目的是創(chuàng)建更粗、電阻更小的電源軌，并為晶體管層上方的信號(hào)承載互連釋放空間。

　　CFET 和 3D 電路

　　隨著先進(jìn)芯片的*制造商轉(zhuǎn)向某種形式的納米片(或環(huán)柵)晶體管，對(duì)后續(xù)器件——單片互補(bǔ)場(chǎng)效應(yīng)晶體管(CFET)的研究不斷加強(qiáng)。

　　CFET 的想法是由 IMEC 研究機(jī)構(gòu)在 2018 年提出，其中 n 型和 p 型晶體管垂直單片堆疊(參見 IMEC 提出的“ n-over-p”互補(bǔ) FET 提案)。此后，大量研究論文充實(shí)了該提案，但這些論文來自 IMEC 和學(xué)術(shù)研究人員，而不是商業(yè)組織的研發(fā)團(tuán)隊(duì)。

　　CFET 的明顯優(yōu)勢(shì)是兩個(gè)晶體管占據(jù) GAA、FinFET 或平面架構(gòu)中一個(gè)晶體管的空間。但這也意味著可以更有效地設(shè)計(jì) CMOS 邏輯電路。IMEC 此前曾指出，標(biāo)準(zhǔn)單元面積主要取決于對(duì)晶體管端子的訪問，而 CFET 可以簡(jiǎn)化這一點(diǎn)。

　　在 IEDM 上，臺(tái)積電將展示其在 CFET 方面的努力。他們聲稱良率有所提高(即 300 毫米硅晶圓上工作器件的比例)，并且將組合器件縮小到比之前演示的更實(shí)用的尺寸。

　　在最新的新聞?wù)撐闹校�臺(tái)積電研究人員將推出了他們所謂的實(shí)用的單片 CFET 架構(gòu)方法，用于邏輯技術(shù)擴(kuò)展。它采用 48nm 柵極間距堆疊式 n-FET-on-p-FET 硅納米片晶體管。這些表現(xiàn)出高通態(tài)電流/低亞閾值泄漏，從而產(chǎn)生令人印象深刻的開/關(guān)電流比(六個(gè)數(shù)量級(jí))。他們還表現(xiàn)出相對(duì)較高的良率，F(xiàn)ET 存活率 >90%。盡管之前的工作表明功能性 CFET 器件可以在 300mm 晶圓上構(gòu)建，但這些器件的柵極間距對(duì)于未來的擴(kuò)展來說太大了。在這項(xiàng)工作中，通過垂直堆疊的 n/p 源極-漏極 (SD) 外延實(shí)現(xiàn)了更相關(guān)的 48nm 柵極間距，其中包括中間電介質(zhì)隔離、墊片和 n/p SD 隔離。雖然仍必須集成其他基本功能才能釋放 CFET 技術(shù)的潛力，但這項(xiàng)工作為實(shí)現(xiàn)這一目標(biāo)鋪平了道路。

　　上圖顯示了器件架構(gòu)從 FinFET 到納米片 FET (NSFET) 再到 3D 堆疊式 CFET的演變，新穎的晶體管架構(gòu)創(chuàng)新不斷推動(dòng)摩爾定律的延續(xù);底部是單片 CFET 的內(nèi)聯(lián)橫截面 TEM 演示，柵極間距為48nm，nFET 放置在 pFET 上方，兩種類型的晶體管都被單一mental gate包圍。

　　與此同時(shí)，英特爾研究人員將詳細(xì)介紹由單個(gè) CFET 構(gòu)建的inverter circuit 。這種電路的尺寸可能只有普通 CMOS 電路的一半。英特爾還將解釋一種新方案，用于生產(chǎn) NMOS 和 PMOS 部分具有不同數(shù)量納米片的 CFET。

　　英特爾表示，該器件由 3p-FET 納米帶頂部的 3 個(gè) n-FET 納米帶組成，它們之間的垂直間距為 30 納米。他們使用該器件以 60nm 柵極間距構(gòu)建全功能inverters (test circuits)，這在業(yè)界尚屬首次。該器件還采用垂直堆疊雙 S/D 外延技術(shù);連接 n 和 p 晶體管的雙金屬功函數(shù)柵極疊層;以及與背面供電和直接背面器件接觸的集成。研究人員還將描述納米帶“depopulation”過程，用于需要數(shù)量不等的 n-MOS/p-MOS 器件。這項(xiàng)工作有助于加深對(duì)邏輯和 SRAM 應(yīng)用擴(kuò)展 CFET 潛力的理解，并了解關(guān)鍵的工藝推動(dòng)因素。

　　如上圖所示，圖(a) 是 CPP=60nm 垂直堆疊雙源極-漏極 (SD：source-drain) 外延后 CFET 器件的 TEM 顯微照片;圖(b) 是在 CPP=60nm 下相同擴(kuò)散的 CFET 器件在 VDS=0.05V 和 0.65V 時(shí)的 ID-VG 曲線。底部 p-MOS 通過背面器件觸點(diǎn) (BSCON：backside device contacts) 進(jìn)行測(cè)量，而頂部 n-MOS 通過淺正面觸點(diǎn)和背面電源通孔進(jìn)行測(cè)量。對(duì)于 n-MOS 和 p-MOS，器件的亞閾值擺幅 (SS) 分別為 63mV/dec 和 66mV/dec，DIBL 分別為 57mV/V 和 38mV/V;圖(c) 是逆變器電壓傳輸曲線，它驗(yàn)證了所有突出顯示的組件都在同一擴(kuò)散上一起工作，從而實(shí)現(xiàn)了平衡良好的inverters。

　　2D晶體管

　　縮小納米片晶體管(以及 CFET)的尺寸將意味著晶體管核心的硅帶( ribbons of silicon)變得越來越薄。最終，將沒有足夠的硅原子來完成這項(xiàng)工作。因此，研究人員正在轉(zhuǎn)向二維半導(dǎo)體材料，即使是一層只有一個(gè)原子厚的材料。

　　二維半導(dǎo)體屬于一類稱為過渡金屬二硫?qū)倩�物的材料。其中，研�?的是二硫化鉬。理論上，電子應(yīng)該比MoS2更快地穿過二硫化鎢(另一種二維材料)。

　　同時(shí)，二維半導(dǎo)體可以取代硅的想法面臨著三個(gè)問題。一是生產(chǎn)(或轉(zhuǎn)移)無(wú)缺陷的二維半導(dǎo)體層非常困難。第二個(gè)問題是晶體管觸點(diǎn)和二維半導(dǎo)體之間的電阻太高。最后，對(duì)于 CMOS，您需要一種能夠同樣良好地傳導(dǎo)空穴和電子的半導(dǎo)體，但似乎沒有一種二維半導(dǎo)體能夠同時(shí)傳導(dǎo)空穴和電子。

　　據(jù)IEEE的報(bào)道，二維半導(dǎo)體面臨的*障礙是與它們進(jìn)行低電阻連接。該問題被稱為“Fermi-level pinning”，它的意思是金屬觸點(diǎn)和半導(dǎo)體的電子能量之間的不匹配會(huì)對(duì)電流產(chǎn)生高阻勢(shì)壘(high-resistance barrier)。這種肖特基勢(shì)壘()的產(chǎn)生是因?yàn)榻缑娓浇�的電子流入較低能量的材料中，留下了一個(gè)抵抗電流的電荷耗盡區(qū)域�，F(xiàn)在的目標(biāo)是使該區(qū)域變得如此微不足道，以至于電子可以毫不費(fèi)力地穿過它。

　　在之前的研究中，金一直是與 MoS2形成晶體管的*接觸材料。但沉積金和其他高熔點(diǎn)金屬會(huì)損壞二硫化鉬，使勢(shì)壘(barrier)問題變得更糟。

　　早在2021年的IEDM，臺(tái)積電的研究人員就針對(duì)制造 2D 晶體管最棘手的障礙之一提出了單獨(dú)的解決方案：半導(dǎo)體接觸處的電阻尖峰金屬觸點(diǎn)(sharp spikes of resistance at the places where the semiconductor meets metal contacts)。而“銻”就是他們的答案。

　　按照臺(tái)積電企業(yè)研究部低維研究經(jīng)理 Han Wang 介紹，具體做法通過使用半金屬作為接觸材料來減少半導(dǎo)體和接觸之間的能壘(energy barrier)。半金屬(例如銻)的行為就像處于金屬和半導(dǎo)體之間的邊界并且具有零帶隙。由此產(chǎn)生的肖特基勢(shì)壘非常低，是的臺(tái)積電器件的電阻都很低。

　　臺(tái)積電此前曾與另一種半金屬鉍進(jìn)行過合作。但其熔點(diǎn)太低。王表示，銻具有更好的熱穩(wěn)定性，這意味著它將與現(xiàn)有芯片制造工藝更兼容，從而生產(chǎn)出更耐用的設(shè)備，并為芯片制造工藝的后期提供更大的靈活性。

　　在本屆的IEDM 上，臺(tái)積電提出的研究以一種或另一種形式解決了所有這三個(gè)問題。

　　臺(tái)積電將展示將一根二維半導(dǎo)體帶堆疊在另一根帶上的研究，以創(chuàng)建相當(dāng)于支持二維的納米片晶體管。研究人員表示，該設(shè)備的性能在 2D 研究中是前所未有的，而取得這一成果的關(guān)鍵在于采用了新的環(huán)繞式觸點(diǎn)形狀，從而降低了電阻。

　　上圖是堆疊 1L-MoS2 的 (a) 亮場(chǎng) TEM 圖像和 (b) 暗場(chǎng) TEM 圖像

　　臺(tái)積電表示，目前，納米片縮放是通過減薄硅通道來實(shí)現(xiàn)的，但我們?nèi)栽谂�力尋找使用超薄過渡金屬二硫?qū)倩��?TMD)作為溝道材料的實(shí)用方法。(MoS2等 TMD 被稱為單層或 2D 材料，因?yàn)樗鼈冎挥性�子層厚度�?

　　臺(tái)積電領(lǐng)導(dǎo)的團(tuán)隊(duì)將討論兩個(gè)堆疊 NMOS 納米片的前所未有的性能，其中擁有MoS2柵極長(zhǎng)度的 NMOS 器件表現(xiàn)出正閾值電壓(VTH~1.0V);高導(dǎo)通電流(IONon/off ratio (1E8);低接觸電阻(RC channels。VDS= 1V 時(shí)為 40nm~370 µA/µm);大~0.37-0.58 kΩ-µm)。

　　這些結(jié)果的關(guān)鍵是新型 C 形環(huán)繞接觸，提供更大的接觸面積和柵極堆疊優(yōu)化。這些器件表現(xiàn)出可接受的機(jī)械穩(wěn)定性，但研究人員表示，需要進(jìn)行更多研究來減少 MoS2溝道中缺陷的產(chǎn)生。

　　臺(tái)積電還將在本屆IEDM上帶來*真正的 2D CMOS 演示。

　　據(jù)介紹，其每個(gè)極性的 FET 器件(n-FET 和 p-FET)必須提供匹配的性能，以便 CMOS 邏輯器件正常工作。但是，雖然 MoS2是一種適合 n 型器件的 TMD 材料，但它不適用于 p 型器件，而 TMD 材料 WSe2更適合 p 型器件。

　　圖(a) 顯示了所制造的 n/p FET 的良好匹配的輸出特性。圖(b) 是具有共形柵極堆疊的懸浮 MoS2 納米片結(jié)構(gòu)的橫截面 TEM，該結(jié)構(gòu)包含 10nm TiN、2nm HfOx 和 1 nm ILX(界面電介質(zhì))。

　　此外，這兩種極薄的材料都必須足夠堅(jiān)固，能夠承受典型的制造工藝。TSMC 領(lǐng)導(dǎo)的團(tuán)隊(duì)將在業(yè)界率先描述分別使用這兩種 TMD 溝道材料制造的匹配良好的 n MOS 晶體管和 p MOS 晶體管。他們通過在藍(lán)寶石上單獨(dú)生長(zhǎng)這些高尺寸(~50nm 溝道長(zhǎng)度)和高電流密度材料，然后將它們逐個(gè)芯片轉(zhuǎn)移到 300mm 硅晶圓上進(jìn)行集成，展示了這些材料的魯棒性。

　　在此轉(zhuǎn)移過程之后，器件的性能幾乎沒有改變，n-FET 和 p-FET (VDS = 1V) 在相同的柵極過驅(qū)動(dòng)下具有高輸出電流 (~410 µA/µm)。此外，p-FET 遷移率達(dá)到了歷史最高水平(~30 cm² /V∙s)。

　　另辟蹊徑的解決方案

　　IEEE表示，機(jī)器學(xué)習(xí)中*的問題之一是數(shù)據(jù)的移動(dòng)。涉及的關(guān)鍵數(shù)據(jù)是所謂的權(quán)重和激活，它們定義一層中人工神經(jīng)元之間的連接強(qiáng)度以及這些神經(jīng)元將傳遞到下一層的信息。* GPU 和其他人工智能加速器通過使數(shù)據(jù)盡可能靠近處理元素來優(yōu)先解決此問題。研究人員一直在研究多種方法來做到這一點(diǎn)，例如將一些計(jì)算轉(zhuǎn)移到內(nèi)存本身以及將內(nèi)存元素堆疊在計(jì)算邏輯之上。

　　IEDM 議程中的兩個(gè)前沿示例引起了我的注意。*個(gè)是將模擬 AI用于基于 Transformer 的語(yǔ)言模型(ChatGPT等)。在該方案中，權(quán)重被編碼為電阻存儲(chǔ)元件(RRAM)中的電導(dǎo)值。RRAM 是執(zhí)行關(guān)鍵機(jī)器學(xué)習(xí)計(jì)算、乘法和累加的模擬電路的組成部分。該計(jì)算以模擬方式完成，作為電流的簡(jiǎn)單求和，可能節(jié)省大量電力。

　　IBM 的 Geoff Burr 在IEEE Spectrum 2021 年 12 月號(hào)上深入解釋了模擬 AI 。在 IEDM，他將提供一種模擬 AI 處理Transformer 模型的設(shè)計(jì)。

　　IEDM 上出現(xiàn)的另一個(gè)有趣的人工智能方案源自清華大學(xué)和北京大學(xué)的研究人員。它基于三層系統(tǒng)，包括硅 CMOS 邏輯層、碳納米管晶體管和 RRAM 層，以及另一層由不同材料制成的 RRAM。他們表示，這種組合解決了許多方案中的數(shù)據(jù)傳輸瓶頸，這些方案試圖通過在內(nèi)存中構(gòu)建計(jì)算來降低人工智能的功耗和延遲。在測(cè)試中，它執(zhí)行了標(biāo)準(zhǔn)圖像識(shí)別任務(wù)，其精度與 GPU 相似，但速度快了近 50 倍，能耗僅為 GPU 的 1/40。

　　特別不尋常的是碳納米管晶體管與 RRAM 的 3D 堆疊。美國(guó)國(guó)防高級(jí)研究計(jì)劃局花費(fèi)數(shù)百萬(wàn)美元將這項(xiàng)技術(shù)在 SkyWater Technology Foundry 開發(fā)成商業(yè)流程。Max Shulaker 和他的同事在IEEE Spectrum 2016 年 7 月號(hào)上解釋了該技術(shù)的計(jì)劃。他的團(tuán)隊(duì)于 2019 年利用該技術(shù)構(gòu)建了*個(gè) 16 位可編程納米管處理器。