芯片雙雄，決戰(zhàn)Chiplet

　　自遵循IBM的要求，將X86架構(gòu)和產(chǎn)品授權(quán)AMD以來，英特爾和AMD就成為了處理器領(lǐng)域當(dāng)之無愧的巨頭。尤其在PC時(shí)代，這兩者幾無競(jìng)爭對(duì)手，他們也一直引領(lǐng)著芯片設(shè)計(jì)。

　　雖然錯(cuò)過了手機(jī)時(shí)代，但現(xiàn)在的服務(wù)器和AI時(shí)代，這兩家半導(dǎo)體“老兵”有了廣大的發(fā)揮之地。為了滿足終端的需求，他們也在自己的芯片設(shè)計(jì)和制造上各出奇招。

　　繼該領(lǐng)域的先驅(qū) AMD 之后，英特爾在日前的Intel Innovation活動(dòng)上也宣布推出基于 Chiplet 的產(chǎn)品 Meteor Lake(圖 1)。據(jù)介紹，Meteor Lake 的結(jié)構(gòu)結(jié)合了 5 種類型的tile：當(dāng)中包括了4 種類型的tile(CPU/IO/圖形/SoC)以及位于所有這些tile之下的基本tile。從這顆芯片開始，我們正式見證了英特爾全面進(jìn)入Chiplet時(shí)代。

　　圖1

　　AMD和Intel，也再次在同一個(gè)戰(zhàn)場(chǎng)上相遇。

　　為什么需要Chiplet？

　　Chiplet 是小型模塊化芯片，組合起來形成完整的片上系統(tǒng) (SoC)。它們提高了性能、降低了功耗并提高了設(shè)計(jì)靈活性。概念已經(jīng)存在了幾十年，早在2007年5月，DARPA也啟動(dòng)異構(gòu)異構(gòu)系統(tǒng)的COSMOS項(xiàng)目Chiplet，其次是用于Chiplet模塊化計(jì)算機(jī)的 CHIPS 項(xiàng)目。但最近，Chiplet在解決傳統(tǒng)單片 IC 縮小尺寸的挑戰(zhàn)方面受到關(guān)注。這是當(dāng)前芯片制造產(chǎn)業(yè)發(fā)展瓶頸與終端對(duì)芯片性能需求之間矛盾所產(chǎn)生的妥協(xié)結(jié)果。

　　圖2

　　據(jù)Yole表示，摩爾定律背后的創(chuàng)新引擎使得不斷提高的設(shè)備集成度能夠繼續(xù)適應(yīng)相同的物理尺寸。例如，如果光刻縮小可以使構(gòu)建塊縮小 30%，那么就可以在不增加芯片尺寸的情況下增加 42% 的電路。這大致是幾十年來邏輯收縮的速度。

　　然而，雖然邏輯往往可以很好地?cái)U(kuò)展，但并非所有半導(dǎo)體器件都享有這一優(yōu)勢(shì)，例如可以包含模擬電路的 I/O，其擴(kuò)展速度約為邏輯的一半，并且即使對(duì)于最*的晶圓代工廠TSMC而言，SRAM 單元最近向 3nm 的過渡尺寸幾乎沒有，這就讓人不得不尋找新的出路。此外，完整的 SOC 不僅需要邏輯門，還需要許多不同類型的器件電路，以及維持市場(chǎng)競(jìng)爭力的*水平創(chuàng)新。有見及此，設(shè)計(jì)師已經(jīng)開始選擇設(shè)計(jì)更大的整體die。然而，較大芯片的危險(xiǎn)在于對(duì)良率的影響，因?yàn)殡S著芯片變得越來越大，它包含足夠的關(guān)鍵缺陷而導(dǎo)致其功能失調(diào)的可能性就更高。

　　圖3

　　而且，光刻縮小成本并不便宜。因?yàn)楦淖兙�體管的形狀和尺寸只能帶來價(jià)格更高的設(shè)備和更長的處理時(shí)間。因此，采用 7nm 工藝加工的晶圓成本高于采用 14nm 工藝加工的晶圓成本，5nm 工藝的成本高于 7nm 工藝，依此類推……當(dāng)我們?cè)诔杀灸Ｐ椭袡z查這一趨勢(shì)時(shí)，我們看到一個(gè)明顯的趨勢(shì)：隨著晶圓價(jià)格的上漲，小芯片方法的經(jīng)濟(jì)性比單片方法更具吸引力。

　　圖4

　　據(jù)Yole所說，每個(gè)新芯片設(shè)計(jì)都需要設(shè)計(jì)和工程資源，并且由于新節(jié)點(diǎn)的復(fù)雜性不斷增加，每個(gè)新工藝節(jié)點(diǎn)的新設(shè)計(jì)的典型成本也隨之增加。這進(jìn)一步激勵(lì)人們創(chuàng)建可重復(fù)使用的設(shè)計(jì)。小芯片設(shè)計(jì)理念使這成為可能，因?yàn)橹恍韪淖冃⌒酒�的�?shù)量和組合即可實(shí)現(xiàn)新的產(chǎn)品配置，而不是啟動(dòng)新的單片設(shè)計(jì)。例如，通過將單個(gè)小芯片集成到 1、2、3 和 4 芯片配置中，可以從單個(gè)流片創(chuàng)建 4 種不同的處理器品種。如果完全通過整體方法完成，則需要 4 次單獨(dú)的流片。

　　正因?yàn)槿绱耍�異�?gòu)小芯片集成市場(chǎng)正在快速增長。據(jù)估計(jì)，小芯片的市場(chǎng)價(jià)值預(yù)計(jì)到 2025 年將達(dá)到 57 億美元，到 2031 年將達(dá)到 472 億美元。電子設(shè)計(jì)中對(duì)高性能計(jì)算、數(shù)據(jù)分析、模塊化和定制的需求不斷增長正在推動(dòng)這一增長。

　　圖5

　　總結(jié)而言，我們認(rèn)為chiplet 具備以下四個(gè)優(yōu)點(diǎn)：

　　1、通過將功能塊劃分為小芯片，我們可以防止芯片尺寸增加。這可以提高良率并簡化設(shè)計(jì)/驗(yàn)證。

　　2、可以為每個(gè)小芯片選擇*工藝。邏輯部分可以采用尖端工藝制造，大容量SRAM可以使用7nm左右的工藝制造，I/O和外圍電路可以使用12nm或28nm左右的工藝制造，從而減少了設(shè)計(jì)和制造成本。制造成本。如果采用28nm左右的工藝，甚至可以嵌入閃存。

　　3、輕松制造衍生類型，例如相同邏輯但不同外圍電路，或相同外圍電路但不同邏輯。

　　4、讓來自不同制造商的小芯片可以混合使用，而不僅僅是局限在單個(gè)制造商內(nèi)。

　　然而，在英特爾和AMD最新發(fā)布的信息和產(chǎn)品看來，他們似乎對(duì)Chiplet有不一樣的思考。

　　英特爾的選擇

　　從名為“Ponte Vecchio”的芯片我們可以看到，英特爾充分利用了該小芯片的優(yōu)勢(shì)。

　　而如圖所示，Ponte Vecchio的整體tile面積比“Sapphire Rapids ”要小一點(diǎn)(Sapphire Rapids是400平方毫米x 4，也就是1,600平方毫米。Ponte Vecchi總共不到1,300平方毫米)，但是有實(shí)際上是16個(gè)tile。它由一個(gè)計(jì)算tile、8個(gè)Rambo緩存tile、8個(gè)HBM2e I/Ftile和2個(gè)Xe-Linktile組成(還有很多HBM的基礎(chǔ)tile和控制器，并且有8個(gè)HBM。但是，讓我們將其從計(jì)數(shù)中排除)。

　　圖5：左起Sapphire Rapids XCC/Sapphire Rapids HBM/Ponte Vecchio

　　基礎(chǔ)tile相當(dāng)大，不過只是簡單的連接了走線，集成了HBM控制器等，而且工藝是Intel 7。計(jì)算塊的尺寸小于 100 平方毫米，因?yàn)椴捎?TSMC N5。Rambo Cache 仍然是使用Intel 7，但是到了HBM2e SerDes 則用了TSMC N7。通過分離功能塊，我們能夠提高驗(yàn)證和良率，并且現(xiàn)在可以對(duì)每個(gè)塊使用*工藝。

　　由于它同時(shí)使用EMIB和Foveros封裝連接技術(shù)，因此它滿足上面談到的Chiplet優(yōu)勢(shì)中的1和2，盡管它偏離了UCIe指定的chiplet。除了完整的英特爾數(shù)據(jù)中心 GPU Max 1550 之外，該產(chǎn)品線還包括半尺寸的數(shù)據(jù)中心 GPU Max 1100，可滿足 3和4所說的優(yōu)勢(shì)，但考慮到目前這還不是必要條件，Ponte Vecchio可以說是“正確利用chiplet思想的產(chǎn)品”。

　　問題在于 Xeon Max，或者更確切地說 Sapphire Rapids(圖片5中排列在最左)

　　誠然，物理上它是一個(gè)由四個(gè)tile組成的chiplet，但每個(gè)tile具有包括CPU核心、內(nèi)存控制器、PCIe/CXL、UPI和加速器在內(nèi)的所有功能，并且tile尺寸為400平方毫米。另外，因?yàn)槲覀儼凑者@種形狀排列了四塊tile，所以我們必須準(zhǔn)備兩種鏡面對(duì)稱的tile，所以這不符合上文談到的1到3優(yōu)勢(shì)。

　　今年(2023年)3月舉行的DCAI投資者網(wǎng)絡(luò)研討會(huì)上展示了后繼產(chǎn)品Emerald Rapids的樣品(圖6)，但這次不需要準(zhǔn)備兩種類型的tile，但tile的尺寸增加到幾乎是光罩限制(芯片尺寸限制)，并且優(yōu)點(diǎn)1、2和3仍然完全被忽略。

　　圖6：封裝與Granite Rapids相同，因此tile尺寸約為25.2 x 30.9毫米，使其達(dá)到778.7平方毫米的巨大尺寸。

　　雖然這個(gè)Xeon Scalable物理上是一個(gè)chiplet，但它的設(shè)計(jì)原理與上面寫的“chiplet的有點(diǎn)”不同。不過，他們看起來很自信。這主要有兩點(diǎn)原因。

　　原因一：該小芯片具有內(nèi)置內(nèi)存控制器。這意味著出現(xiàn)的內(nèi)存通道將根據(jù)小芯片的數(shù)量而變化。事實(shí)上，如果你看一下照片 2 右下角的圖表，則可以發(fā)現(xiàn)有：

　　3 個(gè)小芯片：12 通道 DDR5

　　2 個(gè)小芯片：8 通道 DDR5

　　1個(gè)chiplet：如果保持原樣，它將成為4通道DDR5，因此請(qǐng)準(zhǔn)備另一個(gè)8通道的chiplet。

　　這就是它的意思。此外，如果有 4 個(gè)或更多小芯片，DDR 將是 16 通道或更多，從而無法保持與平臺(tái)的兼容性。

　　原因二：Tile尺寸很大。根據(jù)Hot Chips披露的信息，Granite Rapids配備了4MB/核心的L3。這意味著每個(gè)核心的面積大小比 1.875MB/核心 Sapphire Rapids 大得多。

　　核心數(shù)量本身尚未正式公布，但根據(jù)目前流傳的信息，似乎最多為 132 個(gè)核心，這意味著每塊 44 個(gè)核心。包括DDR5內(nèi)存控制器在內(nèi)，共有46個(gè)塊。

　　我認(rèn)為 Granite Rapids 一代計(jì)算 Chiplet 的結(jié)構(gòu)，據(jù)此估計(jì)，是這樣的(圖 1)。有48個(gè)12x4塊，其中44個(gè)是CPU，2個(gè)是內(nèi)存控制器(其余兩個(gè)未知，但它們實(shí)際上可能是CPU的冗余塊)。

　　圖7：Granite Rapids生成計(jì)算chiplet

　　用橙色繪制的水平網(wǎng)格在 Chiplet 內(nèi)完成，但紅色垂直網(wǎng)格通過 EMIB 連接多個(gè) Chiplet。因此，對(duì)于一個(gè)chiplet，垂直方向有6個(gè)網(wǎng)格，水平方向有4個(gè)網(wǎng)格，但對(duì)于2個(gè)chiplet，垂直方向有6個(gè)網(wǎng)格，水平方向有8個(gè)網(wǎng)格，而對(duì)于3個(gè)chiplet，則有6個(gè)網(wǎng)格。垂直方向12個(gè)網(wǎng)格，水平方向12個(gè)網(wǎng)格，它就成為一本書。

　　嗯，到目前為止一切順利。這是小芯片的一種形式，但問題是，這個(gè)計(jì)算塊有多大?

　　以 Sapphire Rapids 為例，一塊 400 平方毫米的tile包含 20 個(gè)等效塊。換句話說，每個(gè)塊的大小約為 4 毫米 x 5 毫米，即 20 平方毫米。實(shí)際上，每個(gè)塊的尺寸較小，約為 13.2 平方毫米，因?yàn)?PHY 和其他組件放置在該塊周圍。

　　現(xiàn)在，如果我們忘記 PHY 并假設(shè)該塊的大小不變，則 48 個(gè)塊的大小將為 633.6 平方毫米。

　　現(xiàn)實(shí)中，由于工藝從Intel 7改為Intel 3，我們可以預(yù)期面積會(huì)更小(Intel公告稱Intel 4中HP Library的面積將是Intel 7的0.49倍)。但是， L3緩存從1.875MB顯著增加到4MB，工藝小型化對(duì)于這個(gè)L3緩存來說效果不是很大(因?yàn)椴季�層的間距比晶體管的尺寸影響更大。說實(shí)話，沒有Intel 7 和 Intel 4 之間存在很大差異，Intel 3 可能也是如此)，所以這并不是什么大問題，但遠(yuǎn)非差異的一半。那么，如果能夠?qū)?33.6平方毫米壓縮到600平方毫米左右，豈不是一個(gè)好主意?

　　考慮到將包含用于 EMIB 的 PHY 和用于 DDR5 的 PHY，預(yù)計(jì)雖然形狀會(huì)橫向較長，但面積約為 700 平方毫米，與 Emerald Rapids 相差不大。簡而言之，它太大了，不能稱為chiplet。

　　為什么Intel要選擇良率似乎越來越差的解決方案呢?筆者認(rèn)為，這主要是因?yàn)橛⑻貭栍X得Sapphire Rapids(包括下一個(gè)Granite Rapids，甚至之后的Diamond Rapids)之后的解決方案變成——“如果可能的話，我想制作一個(gè)巨大的整體die，但這在物理上是不可能的(標(biāo)線限制)，所以我認(rèn)為它意思是“把它分開然后再重新組合起來”。這正是內(nèi)部網(wǎng)格擴(kuò)展后的樣子。換句話說，他們可能希望將所有內(nèi)容保留在一個(gè)芯片上，而不盡可能地劃分功能。

　　這樣做性能當(dāng)然更好。而且，英特爾的巨型芯片方法可以大大降低 CPU 之間的通信延遲，并且對(duì)內(nèi)存控制器的訪問速度更快。作為權(quán)衡，預(yù)計(jì)驗(yàn)證工作將變得更加復(fù)雜，并且由于芯片尺寸更大，良率將下降。

　　但是，AMD在Chiplet上，卻有了另一種思路。

　　AMD的思考

　　首先，我們看一下AMD在Chiplet上的演進(jìn)，這首次在Ryzen 處理器上實(shí)現(xiàn)。

　　據(jù)了解，*代 Ryzen 架構(gòu)相對(duì)簡單，采用SoC 設(shè)計(jì)，從內(nèi)核到 I/O 和控制器的所有內(nèi)容都位于同一芯片上。引入了 CCX 概念，其中 CPU 核心被分為四核單元，并使用無限高速緩存進(jìn)行組合。兩個(gè)四核 CCX 形成一個(gè)芯片。

　　圖8：AMD Ryzen 1000 Zen 1 CCD

　　值得注意的是，盡管推出了 CCX，但消費(fèi)類 Ryzen 芯片仍然是單芯片設(shè)計(jì)。此外，雖然 L3 緩存在 CCX 中的所有核心之間共享，但每個(gè)核心都有自己的slice。訪問另一個(gè) CCX 的末級(jí)緩存 (LLC) 相對(duì)較慢，如果是在另一個(gè) CCX 上，則速度更慢。這導(dǎo)致游戲等對(duì)延遲敏感的應(yīng)用程序性能不佳。

　　圖9

　　到了Zen+ 時(shí)代，情況基本上保持不變(節(jié)點(diǎn)縮小)，但 Zen 2 是一個(gè)重大升級(jí)。這是*個(gè)基于小芯片的消費(fèi)類 CPU 設(shè)計(jì)，具有兩個(gè)計(jì)算芯片或CCD和一個(gè) I/O 芯片。AMD 在 Ryzen 9 部件上添加了第二個(gè) CCD，其核心數(shù)量在消費(fèi)者領(lǐng)域前所未見。

　　16MB L3 緩存對(duì)于 CCX 上的所有核心來說更容易訪問(讀�。焊�快)，從而大大提高了游戲性能。I/O 芯片被分離，Infinity Fabric 被升級(jí)。此時(shí)，AMD 在游戲方面稍慢一些，但提供了比競(jìng)爭對(duì)手英特爾酷睿芯片更出色的內(nèi)容創(chuàng)建性能。

　　圖10

　　Zen 3進(jìn)一步完善了chiplet設(shè)計(jì)，取消了CCX并將八個(gè)核心和32MB緩存合并到一個(gè)統(tǒng)一的CCD中。這大大減少了緩存延遲并簡化了內(nèi)存子系統(tǒng)。AMD 銳龍?zhí)幚砥魇状翁峁┝吮戎饕��?jìng)爭對(duì)手英特爾更好的游戲性能。Zen 4 除了縮小 CCD 設(shè)計(jì)外，沒有對(duì) CCD 設(shè)計(jì)做出顯著改變。

　　圖11

　　來到Epyc系列處理上。資料顯示，在*代 AMD EPYC 處理器中，英特爾基于四個(gè)復(fù)制的小芯片。每個(gè)處理器都有 8 個(gè)“Zen”CPU 內(nèi)核、2 個(gè) DDR4 內(nèi)存通道和 32 個(gè) PCIe 通道，以滿足性能目標(biāo)。AMD 必須為四個(gè)小芯片之間的 Infinity Fabric 互連提供一些額外的空間。

　　據(jù)相關(guān)預(yù)估，在 14 納米工藝中，每個(gè)小芯片的芯片面積為 213 平方毫米，總芯片面積為 4213 平方毫米 = 852 平方毫米。與假設(shè)的單片 32 核芯片相比，這意味著大約 10% 的芯片面積開銷�；�于使用成熟工藝技術(shù)的歷史缺陷密度數(shù)據(jù)進(jìn)行的 AMD 內(nèi)部良率建模，估計(jì)四小芯片設(shè)計(jì)的最終成本僅為單片方法的約 0.59，盡管總硅消耗量多出約 10%。除了降低成本之外，他們還能夠在產(chǎn)品中重復(fù)使用相同的方法，包括使用它們構(gòu)建 16 核部件，將 DDR4 通道加倍并提供 128 個(gè) PCIe 通道。

　　但這一切都不是免費(fèi)的。當(dāng)小芯片通過 Infinity Fabric 進(jìn)行通信時(shí)，會(huì)產(chǎn)生延遲，并且同一小芯片上的 DDR4 內(nèi)存通道數(shù)量不匹配，因此必須謹(jǐn)慎處理某些內(nèi)存請(qǐng)求。因此到了第二代AMD EPYC處理器(ROME)上，AMD采用了雙芯粒的方法。

　　據(jù)了解，AMD的第二代EPYC的*個(gè)芯粒稱為I/O die(IOD)，是在一個(gè)成熟和經(jīng)濟(jì)的12nm工藝中實(shí)現(xiàn)的，包含8個(gè)DDR4內(nèi)存通道，128個(gè)PCIe gen4 I/O通道以及其他I/O(如USB和SATA, SoC數(shù)據(jù)結(jié)構(gòu)，和其他系統(tǒng)級(jí)功能)。第二個(gè)小芯片則是復(fù)合核心die(CCD)，在7nm節(jié)點(diǎn)上實(shí)現(xiàn)。在實(shí)際產(chǎn)品中，AMD將一個(gè)IOD與多達(dá)8個(gè)ccd組裝在一起。每個(gè)CCD提供8個(gè)Zen 2 CPU內(nèi)核，因此這種排列方式可以在一個(gè)插槽中提供64個(gè)內(nèi)核。

　　圖12

　　在第三代的Epyc處理器(Milan)上，AMD提供多達(dá)64個(gè)核心和128個(gè)線程，采用AMD最新的Zen 3核心。該處理器設(shè)計(jì)有八個(gè)小芯片，每個(gè)小芯片有八個(gè)核心，與Roma類似，但這次小芯片中的所有八個(gè)核心都是連接的，從而實(shí)現(xiàn)了有效的雙 L3 緩存設(shè)計(jì)，以實(shí)現(xiàn)較低的整體緩存延遲結(jié)構(gòu)。所有處理器都將配備 128 個(gè) PCIe 4.0 通道、8 個(gè)內(nèi)存通道，大多數(shù)型號(hào)都支持雙處理器連接，并且提供通道內(nèi)存優(yōu)化的新選項(xiàng)。所有 Milan 處理器都應(yīng)通過固件更新與 Rome 系列平臺(tái)直接兼容。

　　到了第四代Epyc處理器，AMD在其Chiplet架構(gòu)上采用多達(dá) 12 個(gè) 5 納米復(fù)雜核心芯片 (CCD) 的小芯片設(shè)計(jì)，其中I/O 芯片采用 6nm 工藝技術(shù)，而其周圍的 CCD 則采用 5nm 工藝。每個(gè)芯片具有 32MB 的 L3 緩存和 1 MB 的 L2 緩存。因?yàn)锳MD 的 Epyc 設(shè)計(jì)是完全集成的小芯片，也稱為片上系統(tǒng)。這意味著它們將所有核心組件(例如內(nèi)存和 SATA 控制器)集成到處理器中，主板上不再需要強(qiáng)大的芯片組，從而降低了成本并提高了效率。

　　AMD的產(chǎn)品技術(shù)架構(gòu)師Sam Naffziger在一篇論文中還表示，AMD是*批商業(yè)化引入硅中介層技術(shù)的公司之一，這讓其在產(chǎn)品設(shè)計(jì)上擁有了更多優(yōu)勢(shì)。早前在接受IEEE采訪的時(shí)候他更是直言““我們架構(gòu)的目標(biāo)之一是讓它對(duì)軟件完全透明，因?yàn)檐浖�很難改變。例如，我們的第二代 EPYC CPU 由被計(jì)算芯片包圍的集中式 I/O小芯片組成。當(dāng)我們采用集中式 I/O 芯片時(shí)，它減少了內(nèi)存延遲，消除了*代的軟件挑戰(zhàn)。”

　　在內(nèi)存控制器上，和上文提到的Intel做法不一樣，AMD將內(nèi)存控制器移到了IOD，而CCD只有CPU核心和L3緩存，所以有4/8/12多種CCD，不過兩款產(chǎn)品都可以使用12 通道 DDR5。

　　圖13

　　在EPYC系列中，AMD也一直使用Infinity Fabric來連接CCD和內(nèi)存控制器，這不但提高了靈活性，還降低了成本。但是，由于使用Infinity Fabric而帶來了延遲增加的性能損失，AMD也不能幸免。即便如此，AMD還是通過使用大容量三級(jí)緩存等努力將影響降至*，這似乎并不是英特爾的選擇。

　　正如Sam Naffziger所說，AMD正在尋找擴(kuò)展邏輯的方法，但 SRAM 更具挑戰(zhàn)性，而模擬的東西*無法擴(kuò)展。所以AMD已經(jīng)采取了將模擬與中央 I/O 小芯片分離的步驟。借助3D V-Cache(一種與計(jì)算芯片 3D 集成的高密度緩存小芯片)，AMD分離出了 SRAM。展望未來，公司可能會(huì)看到有更多類似的操作。

　　最后，我們重申一下，這兩家公司的Chiplet戰(zhàn)略都是基于當(dāng)前所見的產(chǎn)品所做的分析，并不代表他們的最終策略。但從這些分析中，我們無疑能給Chiplet的設(shè)計(jì)帶來更多的思考。