對(duì)標(biāo)AMD、Intel！中國首個(gè)小芯片標(biāo)準(zhǔn)發(fā)布

　　在近期激烈的全球競爭中，國產(chǎn)芯片產(chǎn)業(yè)迎來一項(xiàng)重要利好，中國首個(gè)原生Chiplet 技術(shù)標(biāo)準(zhǔn)正式審定發(fā)布!

　　在12月16日舉辦的“第二屆中國互連技術(shù)與產(chǎn)業(yè)大會(huì)”上，由中國集成電路領(lǐng)域相關(guān)企業(yè)和專家共同主導(dǎo)制定的《小芯片接口總線技術(shù)要求》團(tuán)體標(biāo)準(zhǔn)正式通過工信部中國電子工業(yè)標(biāo)準(zhǔn)化技術(shù)協(xié)會(huì)的審定并發(fā)布。

　　對(duì)中國芯片產(chǎn)業(yè)而言，該團(tuán)體標(biāo)準(zhǔn)是中國首個(gè)小芯片(Chiplet)技術(shù)標(biāo)準(zhǔn)，意義十分重大，這無疑是一大好消息。

　　小芯片（Chiplet）技術(shù)到底是什么？

　　所謂的小芯片(Chiplet)技術(shù)，在近兩年里收到了業(yè)內(nèi)的熱烈關(guān)注和探討。

　　小芯片Chiplet又被稱為“芯粒”，Chiplet將復(fù)雜芯片拆解成一組具有單獨(dú)功能的小芯片單元die(裸片)，通過die-to-die的結(jié)構(gòu)將模塊芯片和底層基礎(chǔ)芯片封裝組合在一起。

　　Chiplet的主要優(yōu)勢包括：

　　1.可以大幅提高大型芯片的良率;

　　2.可以降低設(shè)計(jì)的復(fù)雜度和設(shè)計(jì)成本;

　　3.還能降低芯片制造的成本。

　　為什么小芯片被這么多企業(yè)重視呢，原因是因?yàn)樾⌒酒珻hiplet架構(gòu)在制程工藝難以進(jìn)步的情況下，可以實(shí)現(xiàn)晶體管密度的突破，因此對(duì)于半導(dǎo)體行業(yè)來說非常重要。

　　早在2010年，蔣尚義先生提出通過半導(dǎo)體公司連接兩顆芯片的方法，區(qū)別于傳統(tǒng)封裝，定義為先進(jìn)封裝 。

　　2015年Marvell創(chuàng)始人之一周秀文(Sehat Sutardja)博士曾提出Mochi(Modular Chip，模塊化芯片)架構(gòu)的概念，這是芯粒早期雛形。

　　而AMD是率先將芯粒技術(shù)大規(guī)模應(yīng)用于商業(yè)產(chǎn)品的公司之一，在第三代銳龍(Ryzen)處理器上AMD便是復(fù)用了第二代霄龍(EPYC)處理器的IO Chiplet。直到2019年，國內(nèi)華為等公司也在產(chǎn)品中使用芯粒技術(shù)。

　　在2022年舉辦的基金委雙清論壇上，孫凝暉院士、劉明院士、蔣尚義先生等討論提出了“集成芯片”概念，也是對(duì)芯粒集成芯片的概括和定義。不過，網(wǎng)上也有一些值得關(guān)注的觀點(diǎn)。清華大學(xué)魏少軍教授指出，Chiplet處理器芯片是先進(jìn)制造工藝的“補(bǔ)充”，而不是替代品。“其目標(biāo)還是在成本可控情況下的異質(zhì)集成。”

　　那么此次國內(nèi)審定發(fā)布的《小芯片接口總線技術(shù)要求》中都講了哪些內(nèi)容呢?

　　據(jù)悉，《小芯片接口總線技術(shù)要求》描述了 CPU、GPU、人工智能芯片、網(wǎng)絡(luò)處理器和網(wǎng)絡(luò)交換芯片等應(yīng)用場景的小芯片接口總線(chip-let)技術(shù)要求，包括總體概述、接口要求、鏈路層、適配層、物理層和封裝要求等。

　　據(jù)介紹，小芯片接口技術(shù)有以下應(yīng)用場景：

　　·C2M (Computing to Memory)，計(jì)算芯片與存儲(chǔ)芯片的互連。

　　·C2C (Computing to Computing)，計(jì)算芯片之間的互連。兩者連接方式：

　　·采用 并行單端 信號(hào)相連，多用于 CPU 內(nèi)多計(jì)算芯片之間的互連。

　　·采用 串行差分 信號(hào)相連，多用于 AI、Switch 芯片性能擴(kuò)展的場景。

　　·C2IO (Computing to IO)，計(jì)算芯片與 IO 芯片的互連。

　　·C2O (Computing to Others)，計(jì)算芯片與信號(hào)處理、基帶單元等其他小芯片的互連。

　　此標(biāo)準(zhǔn)列出了并行總線等三種接口，提出了多種速率要求，總連接帶寬可以達(dá)到 1.6Tbps，以靈活應(yīng)對(duì)不同的應(yīng)用場景以及不同能力的技術(shù)供應(yīng)商，通過對(duì)鏈路層、適配層、物理層的詳細(xì)定義，實(shí)現(xiàn)在小芯片之間的互連互通，并兼顧了 PCIe 等現(xiàn)有協(xié)議的支持，列出了對(duì)封裝方式的要求，小芯片設(shè)計(jì)不但可以使用國際先進(jìn)封裝方式，也可以充分利用國內(nèi)封裝技術(shù)積累。

　　(《小芯片接口總線技術(shù)》標(biāo)準(zhǔn)概況圖)

　　換個(gè)角度來看，小芯片Chiplet技術(shù)其實(shí)就是模塊化的芯片技術(shù)，可以由多個(gè)不同制程、架構(gòu)、功能的小芯片堆疊出全功能芯片，在半導(dǎo)體行業(yè)已經(jīng)極為常見。此次中國發(fā)布原生Chiplet小芯片標(biāo)準(zhǔn)，無疑將推動(dòng)本土半導(dǎo)體芯片這一領(lǐng)域的發(fā)展。

　　單片式SOC與Chiplet SOC的比較

　　Chiplego首席技術(shù)顧問曾在《揭秘后摩時(shí)代芯片產(chǎn)業(yè)方向：Chiplet技術(shù)》一文中提到，在不考慮制造成本的情況下，人們總是認(rèn)為單片SOC可以比Chiplet SOC提供更好的性能和功耗。事實(shí)上，單片SOC中每個(gè)模塊都能以最小的延遲進(jìn)行通信，這使得前者比Chiplet SOC的性能更好。然而，如果把制造成本作為一個(gè)芯片設(shè)計(jì)目標(biāo)，那么有些單片SOC設(shè)計(jì)可能會(huì)成為一個(gè)不可能完成的任務(wù)。

　　他以AMD的64核Chiplet芯片設(shè)計(jì)為例：在7nm技術(shù)中，CPU Chiplet尺寸約為81mm^2;在12nm技術(shù)中，I/O芯片的尺寸約為125mm^2。如果采取單片設(shè)計(jì)方法，單片SOC的裸片尺寸應(yīng)該在700mm^2到800mm^2之間。

　　(Chiplet與SoC的區(qū)別)

　　而在目前的EUV曝光機(jī)中，光掩模版尺寸約為858mm^2。在未來的High-NA EUV中，光掩模版可能會(huì)小于450mm^2。因此，無論采用哪種情況，AMD 64核SOC的單片設(shè)計(jì)都難以生產(chǎn)，即使單片設(shè)計(jì)能提供卓越的性能和功耗。如果人們?nèi)匀幌胍詥纹琒OC中完成64個(gè)CPU Core的設(shè)計(jì)，只有通過減少高速緩存的大小，比如縮減一半甚至更多，這樣芯片尺寸就可以減少一半，單片SOC在7nm中可以達(dá)到400mm^2左右，但這種設(shè)計(jì)方案在生產(chǎn)成本方面并不合理。總而言之，在一個(gè)系統(tǒng)中，不同的功能和特性所需要的工藝技術(shù)往往是不兼容的。例如，DRAM和RF工藝技術(shù)與邏輯SOC就不兼容。在這種情況下，單片SOC是不可能的。如果想把這些功能塊集成到一個(gè)封裝中，Chiplet SOC是唯一的解決方案。

　　科技巨頭率先成立了Chiplet標(biāo)準(zhǔn)聯(lián)盟

　　整個(gè)芯片產(chǎn)業(yè)其實(shí)很早就做好了迎接Chiplet技術(shù)的準(zhǔn)備。在今年3月，英特爾、AMD、ARM、高通、臺(tái)積電、三星、日月光、Google云、Meta(Facebook)、微軟等十大行業(yè)巨頭聯(lián)合成立了Chiplet標(biāo)準(zhǔn)聯(lián)盟(UCIe 聯(lián)盟)，正式推出了通用芯�；ミB技術(shù)(Universal Chiplet Interconnect Express)。該聯(lián)盟成立的目的旨在推動(dòng)Chiplet接口規(guī)范的標(biāo)準(zhǔn)化，并已推出UCIe 1.0版本規(guī)范。

　　需要指出的是，通用芯�；ミB技術(shù)(UCIe)是一個(gè)開放的芯粒互連協(xié)議，旨在芯片封裝層面確立互聯(lián)互通的統(tǒng)一標(biāo)準(zhǔn)，滿足客戶對(duì)可定制封裝要求。通用芯�；ミB技術(shù)提供了物理層和die-to-die適配器。物理層包含裸片間通信的電氣信號(hào)、時(shí)鐘標(biāo)準(zhǔn)、物理通道數(shù)量等規(guī)范，可以包含來自多家不同公司當(dāng)前所有類型的封裝選項(xiàng)，包括標(biāo)準(zhǔn)2D封裝和更先進(jìn)的2.5D封裝。隨著3D芯片封裝的推出，UCIe標(biāo)準(zhǔn)還需不斷升級(jí)，未來也將最終擴(kuò)展到3D封裝互連。

　　相比之下，國內(nèi)本土半導(dǎo)體廠商在Chiplet這一塊一直以來都比較欠缺。據(jù)了解，UCIe聯(lián)盟成員共分為三個(gè)級(jí)別，分別是發(fā)起人、貢獻(xiàn)者(Contributor)和采用者(Adopter)，發(fā)起人由董事會(huì)組成并具有領(lǐng)導(dǎo)作用，貢獻(xiàn)者和發(fā)起者公司可以參與工作組，而采用者只能看到最終規(guī)范并獲得知識(shí)產(chǎn)權(quán)保護(hù)。

　　目前，UCIe聯(lián)盟目前僅開放后兩個(gè)會(huì)員級(jí)別申請(qǐng)。此前已有芯原、芯耀輝、芯和半導(dǎo)體、芯動(dòng)科技、芯云凌、長芯存儲(chǔ)、長電、超摩科技、奇異摩爾、牛芯半導(dǎo)體、OPPO等多家大陸企業(yè)先后宣布加入U(xiǎn)CIe行業(yè)聯(lián)盟，隨著中國Chiplet生態(tài)圈不斷壯大，阿里巴巴也在今年8月入選了董事會(huì)成員，標(biāo)志著UCIe進(jìn)入一個(gè)新的里程碑。

　　有人認(rèn)為，Chiplet對(duì)中國解決先進(jìn)芯片技術(shù)瓶頸具有重要意義，是中國市場換道超車重要技術(shù)路徑之一。不過，清華大學(xué)教授魏少軍卻指出，Chiplet處理器芯片是先進(jìn)制造工藝的“補(bǔ)充”，而不是替代品。“其目標(biāo)還是在成本可控情況下的異質(zhì)集成。”清華大學(xué)集成電路學(xué)院院長吳華強(qiáng)也表示，Chiplet不是先進(jìn)芯片制造的替代品，但它們可能有助于中國建立“戰(zhàn)略緩沖區(qū)”，提高本地的性能和計(jì)算能力，以制造用于數(shù)據(jù)中心服務(wù)器芯片。

　　部分巨頭推出Chiplet相關(guān)產(chǎn)品

　　值得一提的是，小芯片Chiplet技術(shù)的落地并非是廠商們的空談，像英特爾、AMD、ARM等均已經(jīng)推出了Chiplet小芯片架構(gòu)。

　　英特爾在2021年架構(gòu)日時(shí)就披露了有關(guān)其下一代至強(qiáng)可擴(kuò)展平臺(tái)的功能，其中之一是向tiled架構(gòu)的轉(zhuǎn)變。英特爾將通過其快速嵌入式橋接器組合四個(gè) tile/chiplet，從而在更高的內(nèi)核數(shù)下實(shí)現(xiàn)更好的CPU可擴(kuò)展性。此舉也跟其他公司一樣，通過“更小的核心”或“連接在一起的單個(gè)chiplet”這兩種途徑之一，來實(shí)現(xiàn)更多的服務(wù)器平臺(tái)核心數(shù)量。

　　(基于Chiplet技術(shù)的芯片結(jié)構(gòu)示意 圖源：英特爾)

　　此前，AMD曾推出基于臺(tái)積電3D Chiplet封裝技術(shù)的服務(wù)器處理芯片。在今年11月，AMD正式發(fā)布了采用RDNA3架構(gòu)的新一代旗艦GPU——RX7900XTX和RX7900XT。AMD表示，這是公司首度在GPU產(chǎn)品中采用小芯片(Chiplet)技術(shù)，即臺(tái)積電的“3D Fabric”技術(shù)，也是全球首個(gè)導(dǎo)入Chiplet技術(shù)的游戲GPU。與使用更傳統(tǒng)GPU設(shè)計(jì)的RDNA2相比，該款產(chǎn)品擁有多達(dá)580億個(gè)晶體管，每瓦特性能提升了54%，并且提供高達(dá)61TFLOP的算力;

　　(AMD的Chiplet設(shè)計(jì) 圖源：AMD)

　　同樣，在2019年美國圣塔克拉拉舉辦的開放創(chuàng)新平臺(tái)論壇上，知名IP大廠Arm與臺(tái)積電共同發(fā)表業(yè)界首款采用臺(tái)積電先進(jìn)CoWoS封裝解決方案并獲得硅晶驗(yàn)證的7nm小芯片Chiplet系統(tǒng)，其中內(nèi)建Arm多核心處理器。據(jù)悉，這款小芯片系統(tǒng)成功展現(xiàn)出結(jié)合了7nm FinFET制程及4GHz Arm核心所打造出的高效能運(yùn)算的系統(tǒng)單芯片(SoC)關(guān)鍵技術(shù)，結(jié)合了臺(tái)積電創(chuàng)新的先進(jìn)封裝技術(shù)與Arm架構(gòu)卓越的靈活性及擴(kuò)充性，為將來生產(chǎn)就緒的基礎(chǔ)架構(gòu)SoC解決方案奠定絕佳基礎(chǔ)。

　　(圖片來源：臺(tái)積電)

　　GPU、FPGA市場應(yīng)用潛力巨大

　　目前Chiplet已經(jīng)有少量商業(yè)應(yīng)用，并吸引廣大國際芯片廠商投入相關(guān)研發(fā)，在當(dāng)前SoC遭遇工藝節(jié)點(diǎn)和成本瓶頸的情況下，Chiplet有望發(fā)展成為一種新的芯片生態(tài)。根據(jù)市場研究機(jī)構(gòu)Omdia(原IHS)的預(yù)測，2024年Chiplet市場規(guī)模將達(dá)到58億美元，而到2035年則將達(dá)到570億美元。

　　其中，Chiplet在GPU、FPGA這兩個(gè)有著高算力特點(diǎn)發(fā)熱領(lǐng)域應(yīng)用潛力巨大，具備芯片設(shè)計(jì)能力的IP供應(yīng)商更有機(jī)會(huì)脫穎而出。但與此同時(shí)，Chipet未來充滿機(jī)遇的同時(shí)也有挑戰(zhàn)存在，技術(shù)層面上Chiplet面臨著連接標(biāo)準(zhǔn)、封裝檢測、軟件配合等幾方面的挑戰(zhàn)。

　　在連接標(biāo)準(zhǔn)上，不同供應(yīng)商的Chiplet接口標(biāo)準(zhǔn)不同，比如OpenCAPI、Gen Z、CCIX、CXL等等。因此需要有統(tǒng)一的標(biāo)準(zhǔn)將不同制程/材質(zhì)的die連接組成一個(gè)系統(tǒng);封裝檢測方面，芯片間支持的帶寬大小不同對(duì)應(yīng)了不同的封裝技術(shù)，選擇封裝技術(shù)的時(shí)候需要綜合考慮成本和連接性能。在檢測方面，Chiplet需要在封裝前對(duì)裸片(Die)進(jìn)行測試，相較于測試完整芯片難度更大，尤其是當(dāng)測試某些并不具備獨(dú)立功能的Chiplet時(shí)，測試程序更為復(fù)雜;軟件配合方面，Chiplet的設(shè)計(jì)制造需要EDA軟件從架構(gòu)到實(shí)現(xiàn)再到物理設(shè)計(jì)全方位進(jìn)行支持，另外各個(gè)Chiplet的管理和調(diào)用也需要業(yè)界統(tǒng)一的標(biāo)準(zhǔn)。