Chiplet，怎么連？

　　近年來(lái)，半導(dǎo)體工藝水平的不斷提升使芯片性能得到顯著增強(qiáng)，但是摩爾定律正在逐漸逼近物理極限。同時(shí)，隨著CPU、GPU、FPGA等高性能運(yùn)算芯片性能的持續(xù)提升，AI、5G、云計(jì)算等應(yīng)用相繼興起，各類(lèi)應(yīng)用場(chǎng)景對(duì)高帶寬、高算力、低延時(shí)、低功耗的需求愈發(fā)強(qiáng)烈。

　　高昂的研發(fā)費(fèi)用和生產(chǎn)成本，與芯片的性能提升無(wú)法持續(xù)等比例延續(xù)。為解決這一問(wèn)題，“后摩爾時(shí)代”下的芯片異構(gòu)集成技術(shù)——Chiplet應(yīng)運(yùn)而生，或?qū)�從另一個(gè)維度來(lái)延續(xù)摩爾定律的“經(jīng)濟(jì)效益”。

　　Chiplet也稱(chēng)作“芯粒”或“小芯片”，它是將原本一塊復(fù)雜的SoC芯片，從設(shè)計(jì)時(shí)就按照不同的功能單元進(jìn)行分解，然后每個(gè)單元選擇最適合的制程工藝進(jìn)行制造，再通過(guò)先進(jìn)封裝技術(shù)將各個(gè)單元彼此互聯(lián)，就像“樂(lè)高積木”一樣封裝為一個(gè)SoC芯片。

　　Chiplet的優(yōu)勢(shì)可以歸結(jié)為幾個(gè)方面：

　　1）大幅提高大芯片良率。近年來(lái)，隨著高性能計(jì)算、AI等方面的運(yùn)算需求，集成更多功能單元和更大的片上存儲(chǔ)使得芯片不僅晶體管數(shù)量暴增，芯片面積也急劇增大。芯片良率隨著芯片面積的增大而下降，掩模尺寸700mm²的設(shè)計(jì)通常會(huì)產(chǎn)生大約30%的合格芯片，而150mm²芯片的良品率約為80%。因此，通過(guò)Chiplet設(shè)計(jì)將大芯片分成更小的芯片可以有效改善良率，同時(shí)也能夠降低因?yàn)椴涣悸识鴮?dǎo)致的成本增加。

　　2）降低設(shè)計(jì)的復(fù)雜度和設(shè)計(jì)成本。因?yàn)槿绻�在芯片設(shè)計(jì)階段，就將大規(guī)模的SoC按照不同的功能模塊分解為一個(gè)個(gè)的Chiplet，那么部分Chiplet可以做到類(lèi)似模塊化的設(shè)計(jì)，而且可以重復(fù)運(yùn)用在不同的芯片產(chǎn)品當(dāng)中。這樣不僅可以大幅降低芯片設(shè)計(jì)的難度和設(shè)計(jì)成本，同時(shí)也有利于后續(xù)產(chǎn)品的迭代，加速產(chǎn)品的上市周期。

　　3）降低芯片制造成本。一顆SoC中有不同的計(jì)算單元，同時(shí)也有存儲(chǔ)、各種I/O接口、模擬或數(shù)�；旌显�件，這其中主要是邏輯計(jì)算單元通常依賴(lài)于先進(jìn)制程來(lái)提升性能，而其他的部分對(duì)于制程工藝的要求并不高，有些即使采用成熟工藝，也能夠發(fā)揮很好的性能。所以，將SoC進(jìn)行Chiplet化之后，不同的芯�？梢愿鶕�(jù)需要來(lái)選擇合適的工藝制程分開(kāi)制造，然后再通過(guò)先進(jìn)封裝技術(shù)進(jìn)行組裝，不需要全部都采用先進(jìn)的制程在一塊晶圓上進(jìn)行一體化制造，這樣可以極大的降低芯片的制造成本。

　　簡(jiǎn)而言之，Chiplet旨在將芯片性能與芯片工藝解耦，從而解決芯片設(shè)計(jì)中面臨的復(fù)雜度大幅提升問(wèn)題，以及先進(jìn)制程中面臨的高成本、低良率問(wèn)題。

　　在多種優(yōu)勢(shì)因素及市場(chǎng)趨勢(shì)驅(qū)動(dòng)下，AMD、臺(tái)積電、英特爾、英偉達(dá)等芯片巨頭以及眾多國(guó)內(nèi)外相關(guān)企業(yè)嗅到了市場(chǎng)機(jī)遇，近年來(lái)開(kāi)始紛紛入局Chiplet。

　　在這個(gè)過(guò)程中，互連成為Chiplet走向的決定因素之一。

　　Chiplet互聯(lián)現(xiàn)狀

　　多年來(lái)，業(yè)內(nèi)一直在尋找一種“真正的互連”，以便在芯片組中實(shí)現(xiàn)從裸片到裸片(Die-to-Die)的通信，更好的完成數(shù)據(jù)存儲(chǔ)、信號(hào)處理、數(shù)據(jù)處理等豐富的功能。如何讓芯粒之間高速互聯(lián)，是Chiplet技術(shù)落地的關(guān)鍵，也是全產(chǎn)業(yè)鏈目前面臨的一大全新挑戰(zhàn)。

　　芯片設(shè)計(jì)公司在設(shè)計(jì)芯粒之間的互聯(lián)接口時(shí)，首要保證的是高數(shù)據(jù)吞吐量。另外，數(shù)據(jù)延遲和誤碼率也是關(guān)鍵要求，還要考慮能效和連接距離。

　　到目前為止，已經(jīng)成功商用的Die-to-Die互連接口協(xié)議多達(dá)十幾種，主要分為串行接口協(xié)議和并行接口協(xié)議。串行接口及協(xié)議有LR、MR、VSR、XSR、USR等SerDes串行互連技術(shù)，PCIe、NVLink，用于Cache一致性的CXL、CCIX、TileLink、OpenCAPI，以及中國(guó)Chiplet產(chǎn)業(yè)聯(lián)盟(CCLL)推出的ACC接口標(biāo)準(zhǔn)等;并行接口及協(xié)議有AIB/MDIO(Intel)、LIPINCON(TSMC)、Infinity Fabric(AMD)、OpenHBI(Xilinx)、BoW(OCP ODSA)、INNOLINK(Innosilicon)，以及用于存儲(chǔ)芯片堆疊互聯(lián)的HBM接口等...

　　比較而言，串行接口一般延遲比較大，而并行接口可以做到更低延遲，但也會(huì)消耗更多的Die-to-Die互連管腳，而且因?yàn)橐�盡量保證多組管腳之間延遲的一致，所以每個(gè)管腳不易做到高速率。

　　可以看到，這些芯片巨頭們?cè)诜e極探索Chiplet技術(shù)，但同時(shí)大家又各自為戰(zhàn)，推動(dòng)自己的高速互聯(lián)協(xié)議標(biāo)準(zhǔn)。

　　目前市面上部分現(xiàn)有互聯(lián)標(biāo)準(zhǔn)對(duì)比如下：

　　有觀點(diǎn)指出，不同工藝、功能和封裝的芯片之間沒(méi)有統(tǒng)一的通信接口，會(huì)造成嚴(yán)重的資源浪費(fèi)。

　　對(duì)此，清華大學(xué)交叉信息研究院助理教授、北極雄芯創(chuàng)始人馬愷聲向筆者表示，在不同應(yīng)用場(chǎng)景中Chiplet的組合形式可能是多樣化的，例如需要傳輸?shù)臄?shù)據(jù)形態(tài)及特點(diǎn)、對(duì)延遲/誤碼等指標(biāo)的容忍度、對(duì)封裝的要求、量產(chǎn)成本的考慮等可能均有所不同，因此Die to Die接口作為芯粒之間實(shí)現(xiàn)數(shù)據(jù)傳輸?shù)?ldquo;橋梁”，可能在不同應(yīng)用場(chǎng)景中亦有不同的優(yōu)化方向。

　　他指出，我們看到業(yè)界所謂“各自為戰(zhàn)”的狀態(tài)，其實(shí)更本質(zhì)反映的是不同產(chǎn)品場(chǎng)景互聯(lián)的差異化需求;比如蘋(píng)果在M1/M2 Ultra上自研的Ultrafusion方案、英偉達(dá)的NVLink方案等等都是芯片廠(chǎng)商與封裝廠(chǎng)商共同深度研發(fā)的成果，但目前也均以滿(mǎn)足自身產(chǎn)品性能需求為首要目的。不同的互聯(lián)標(biāo)準(zhǔn)，在信號(hào)模式、傳輸速率及帶寬、封裝規(guī)格等方面均有所不同，背后均體現(xiàn)了在特定領(lǐng)域優(yōu)化的方向。

　　在眾多互聯(lián)標(biāo)準(zhǔn)中，Intel提出的通用Chiplet互聯(lián)標(biāo)準(zhǔn)UCIe成為行業(yè)中比較受關(guān)注的焦點(diǎn)。

　　UCIe旨在芯片封裝層面確立互聯(lián)互通的統(tǒng)一標(biāo)準(zhǔn)，以幫助在整個(gè)半導(dǎo)體行業(yè)建立一個(gè)開(kāi)放的小芯片生態(tài)系統(tǒng)。

　　UCIe是一種分層協(xié)議，它指定了物理層、die-to-die適配層和協(xié)議層：

　　UCIe標(biāo)準(zhǔn)的推出旨在助力Chiplet從“清談”向“實(shí)操”邁進(jìn)，從“各家各戶(hù)自說(shuō)自話(huà)”向“組隊(duì)廝殺邁進(jìn)”。希望巨頭們合力搭建起統(tǒng)一的Chiplet互聯(lián)標(biāo)準(zhǔn)，讓終端使用者打造SoC芯片時(shí)，可以自由搭配來(lái)自多個(gè)廠(chǎng)商生態(tài)系統(tǒng)中的小芯片，加速推動(dòng)開(kāi)放的Chiplet平臺(tái)發(fā)展。

　　但從目前實(shí)際進(jìn)展來(lái)看，幾乎所有基于Chiplet設(shè)計(jì)的共同點(diǎn)是它們都是在一家公司內(nèi)完成的。這與每個(gè)人都希望能夠從小芯片商店(Chiplet store)的貨架上挑選他們想要的小芯片，然后通過(guò)SiP封裝來(lái)工作的理想情況相差甚遠(yuǎn)。

　　從行業(yè)現(xiàn)狀來(lái)看，無(wú)論是UCIe，還是其他互聯(lián)方案，仿佛都未能承擔(dān)起Chiplet互聯(lián)接口標(biāo)準(zhǔn)化“橋梁”的角色，小芯片商店的夢(mèng)想還很遙遠(yuǎn)。

　　北極雄芯在接受筆者采訪(fǎng)時(shí)也表示，UCIe標(biāo)準(zhǔn)協(xié)議推出的現(xiàn)時(shí)意義在于兩個(gè)方面：一是眾多一線(xiàn)大廠(chǎng)的入局推動(dòng)后摩爾時(shí)代技術(shù)路線(xiàn)的走向，二是為眾多芯片設(shè)計(jì)廠(chǎng)商在Chiplet架構(gòu)上帶來(lái)了一個(gè)可選的方案。初期的助力效應(yīng)是明顯的，我們已經(jīng)看到一些企業(yè)從UCIe接口IP、封裝方案等不同維度開(kāi)始投入研發(fā)，但產(chǎn)業(yè)生態(tài)的成熟需要?dú)v經(jīng)必不可少的周期迭代。

　　同時(shí)，基于UCIe依賴(lài)先進(jìn)工藝、互連距離約束大等限制因素，UCIe可以在小圈子、限定場(chǎng)景內(nèi)有一定的統(tǒng)一性，但難以直接適用于整個(gè)Chiplet生態(tài)上。

　　馬愷聲指出，從目前現(xiàn)狀來(lái)看，業(yè)界圍繞UCIe開(kāi)展的工作少之又少，基本還是處于“各自為戰(zhàn)”的狀態(tài)，一方面是目前沒(méi)有成熟的IP，就算有也是部分海外IP廠(chǎng)商只有5nm和3nm現(xiàn)成的IP;另一方面本來(lái)做Chiplet的公司也不多，就算是Intel自家的服務(wù)器芯片Sapphire Rapids，也是內(nèi)部閉源的并口，以及今年在Hot Chips上展示的硅光互連芯片，與共封裝的光接口互連是基于他們內(nèi)部更成熟的AIB方案。

　　可見(jiàn)，無(wú)論是基于什么標(biāo)準(zhǔn)，我們下一步需要看到可用的接口方案逐步推出，以及越來(lái)越多的芯片設(shè)計(jì)公司把這些標(biāo)準(zhǔn)下的接口用起來(lái)，才能真正形成行業(yè)互聯(lián)規(guī)范。

　　Chiplet技術(shù)的關(guān)鍵除了互連，還在于封裝。

　　隨著Chiplet技術(shù)的發(fā)展終究會(huì)使小芯片間的互聯(lián)達(dá)到更高的密度，要應(yīng)對(duì)先進(jìn)封裝功能和密度的不斷提升，散熱、應(yīng)力和信號(hào)傳輸?shù)榷际侵卮蟮目简?yàn)。目前頭部的IDM廠(chǎng)商、晶圓代工廠(chǎng)以及封測(cè)企業(yè)都在積極推動(dòng)不同類(lèi)型的先進(jìn)封裝技術(shù)，以搶占這塊市場(chǎng)。

　　在芯片尺寸不斷增大、架構(gòu)變得復(fù)雜的情況下，封裝結(jié)構(gòu)由原先的二維發(fā)展至三維。按封裝介質(zhì)材料和封裝工藝劃分，Chiplet的實(shí)現(xiàn)方式主要包括以下幾種：MCM、2.5D封裝、3D封裝。目前臺(tái)積電擁有CoWoS/InFO、英特爾擁有EMIB、Fovores 3D等，Chiplet使用的先進(jìn)封裝多種多樣，且新的封裝形式和結(jié)構(gòu)還在不斷演進(jìn)。

　　但是在高性能、短距離互連領(lǐng)域，一般要通過(guò)Interposer(中介層)或者Silicon Bridge(硅橋)進(jìn)行互連，封裝成本比較高。

　　例如，在片間互連中的高線(xiàn)密度可能要求使用支持高線(xiàn)密度的基板或橋接技術(shù)。高帶寬存儲(chǔ)器(HBM)的啟用可能是這一趨勢(shì)的*證明——因?yàn)镠BM只能與ASIC集成在同一個(gè)封裝中，而且此時(shí)只能在2.5D的硅中間層配置中集成。

　　雖然硅基封裝技術(shù)已經(jīng)發(fā)展為批量制造解決方案，但成本和復(fù)雜性可能會(huì)阻止它們成為大多數(shù)低端應(yīng)用的解決方案。

　　Chiplet互連技術(shù)，迎來(lái)新突破

　　迄今為止，業(yè)界*的小芯片互連需要先進(jìn)封裝和昂貴的硅中介層。

　　而Eliyan憑借其N(xiāo)ulink技術(shù)，可以為die-to-die互聯(lián)在各種封裝襯底上提供功耗、性能和成本的優(yōu)勢(shì)方案。因?yàn)檫@種PHY接口可以讓不同的裸片直接在有機(jī)襯底上實(shí)現(xiàn)高速互聯(lián)，而不必采用CoWoS、EMIB或硅中介層等昂貴的先進(jìn)封裝方式，在降低成本的同時(shí)加速產(chǎn)品制造周期。

　　左邊是當(dāng)今常見(jiàn)的使用硅中介層的Chiplet互連方法;右邊是Eliyan的NuLink技術(shù)，可以以*的帶寬實(shí)現(xiàn)小芯片互連，而無(wú)需硅中介層。

　　可見(jiàn)，NuLink通過(guò)簡(jiǎn)化系統(tǒng)設(shè)計(jì)降低了系統(tǒng)成本。更重要的是，Eliyan可以增加芯片之間的距離，對(duì)于生成式AI，NuLink為每個(gè)ASIC提供更多的HBM內(nèi)存，從而提高了配備HBM的GPU和ASIC的內(nèi)存密集型應(yīng)用程序的性能。

　　Eliyan最近還展示了其N(xiāo)uLink PHY的*個(gè)工作芯片，該芯片采用5nm標(biāo)準(zhǔn)制造工藝實(shí)現(xiàn)，可以讓Chiplet與不同工藝的裸片實(shí)現(xiàn)混搭，不需要硅中介層等先進(jìn)封裝技術(shù)。

　　該芯片符合現(xiàn)有的UCIe規(guī)范，并且能夠超越當(dāng)前規(guī)范的范圍，以40Gbps的速度運(yùn)行，在標(biāo)準(zhǔn)有機(jī)封裝上以130um節(jié)距提供超過(guò) 2.2Tbps/mm的帶寬，同時(shí)滿(mǎn)足嚴(yán)格的功耗和面積要求目標(biāo)。高面積效率的NuLink PHY受到凸塊限制，一旦在可用的標(biāo)準(zhǔn)封裝技術(shù)上以更精細(xì)的凸塊間距實(shí)現(xiàn)，利用其創(chuàng)新的干擾消除技術(shù)，可以提供高達(dá)3Tbps/mm的傳輸速度。

　　Eliyan CEO Farjadrad指出：“如今業(yè)內(nèi)的一大需求是能夠獲得足夠大的中介層，這樣就可以構(gòu)建越來(lái)越大的GPU或TPU，并帶有大內(nèi)存。”

　　有業(yè)內(nèi)人士表示，硅中介層的*尺寸約為3300mm2，考慮到處理技術(shù)的尺寸限制，現(xiàn)在每個(gè)SoC只能使用6個(gè)HBM3塊。而Nulink有機(jī)基板的尺寸可以達(dá)到原來(lái)的三四倍，同時(shí)提供相同或更好的功率效率和帶寬。這導(dǎo)致成本更低、制造速度更快，每個(gè)封裝的計(jì)算能力更強(qiáng)。

　　例如，NVIDIA可以提供具有40GB和80GB HBM兩種型號(hào)的A100 GPU，并表明較大的內(nèi)存可提供3倍的性能優(yōu)勢(shì)。利用NuLink可將HBM數(shù)量增加兩倍，達(dá)到160GB。假設(shè)AI訓(xùn)練中的內(nèi)存優(yōu)勢(shì)呈線(xiàn)性擴(kuò)展，采用NuLink的性能將再次提高三倍。

　　與此同時(shí)，NuLink還為HBM DRAM提供*的散熱性能，消除了HBM-ASIC之間的熱串?dāng)_，允許ASIC時(shí)鐘速度提高20%，以及更簡(jiǎn)單/低成本的冷卻。

　　總結(jié)來(lái)看， Eliyan消除了對(duì)先進(jìn)封裝的需求，例如小芯片設(shè)計(jì)中的硅中介層尺寸有限、成品率低、成本高、難以冷卻、供應(yīng)鏈有限等所有相關(guān)限制和復(fù)雜性。NuLink技術(shù)能夠?qū)崿F(xiàn)DRAM擴(kuò)展、節(jié)約材料成本、提高產(chǎn)量并縮短芯片上市時(shí)間等優(yōu)勢(shì)。

　　Eliyan認(rèn)為，其小芯片互連產(chǎn)品可以超越英特爾和臺(tái)積電等芯片巨頭的先進(jìn)封裝技術(shù)，或者有望成為英特爾、臺(tái)積電的*選擇，從而實(shí)現(xiàn)下一波高性能芯片架構(gòu)。NVIDIA、Intel、AMD和Google等公司可以授權(quán)NuLink IP，或從Eliyan購(gòu)買(mǎi)NuGear小芯片，以消除硅中介層尺寸限制帶來(lái)的性能瓶頸，使他們能夠?qū)崿F(xiàn)更高性能的AI和HPC SoC。

　　目前Eliyan已從英特爾投資和美光資本等投資者那里籌集了4000萬(wàn)美元的A輪融資，用于開(kāi)發(fā)和提高NuLink芯片間互連技術(shù)的產(chǎn)量。

　　北極雄芯對(duì)于Eliyan的創(chuàng)新技術(shù)表示認(rèn)同，從大趨勢(shì)來(lái)說(shuō)，這個(gè)技術(shù)是很直觀且正確的方向之一，由于帶寬=線(xiàn)數(shù)×線(xiàn)速，當(dāng)線(xiàn)的速率較高時(shí)，就可以減少對(duì)互連線(xiàn)密度的需求，從而可以從2.5D的封裝要求切換到2D上。北極雄芯的D2D互連也是這樣的出發(fā)點(diǎn)。

　　但馬愷聲也強(qiáng)調(diào)：“針對(duì)Eliyan的方案也還是有額外的考慮。HBM傳統(tǒng)是下圖的方式：基于HBM PHY，然后在Interposer上與HBM Stack互連，互連具體位置在HBM Stack底部的一顆Base Die，上面有HBM PHY與SoC芯片的PHY互連。由于互連線(xiàn)數(shù)多達(dá)1024根線(xiàn)，所以在HBM方案誕生時(shí)就采用Interposer 2.5D的封裝來(lái)提供40μm級(jí)別的互連密度。而當(dāng)采用2D封裝，必然需要增大線(xiàn)速來(lái)?yè)Q取更低的線(xiàn)密度需求。但速率的增加對(duì)于PHY的設(shè)計(jì)會(huì)引入顯著的額外延時(shí)和能耗。”

　　因此，Eliyan的方案是維持了帶寬的性能，但是犧牲了HBM低延時(shí)、低能耗的優(yōu)勢(shì)。此外，它這種方式需要重新設(shè)計(jì)HBM的Base Die，這對(duì)于方案的推廣也是存在難題。

　　綜合來(lái)看，無(wú)論是哪種互聯(lián)技術(shù)，都各有優(yōu)劣，都需要根據(jù)實(shí)際需求來(lái)進(jìn)行設(shè)計(jì)和選擇。因?yàn)樵趯?shí)際應(yīng)用領(lǐng)域中，不同場(chǎng)景的數(shù)據(jù)傳輸特點(diǎn)帶來(lái)對(duì)所采用接口技術(shù)及封裝技術(shù)的較大需求差異。例如：

　　CPU等通用計(jì)算場(chǎng)景中，數(shù)據(jù)傳輸具有隨機(jī)性高、數(shù)據(jù)流結(jié)構(gòu)差異大、緩存一致性要求高等特點(diǎn)，因此在CPU Chiplet集成中往往極為重視對(duì)延遲等指標(biāo)的優(yōu)化，采用并口傳輸方案，大規(guī)模走線(xiàn)較為依賴(lài)先進(jìn)封裝技術(shù)的配套支持。

　　在GPGPU等面向服務(wù)器領(lǐng)域的通用并行計(jì)算場(chǎng)景中，數(shù)據(jù)傳輸具有單次量大、數(shù)據(jù)流結(jié)構(gòu)可預(yù)知性高、可提前搬運(yùn)預(yù)載等特點(diǎn)，因此在Chiplet集成中需要重點(diǎn)對(duì)帶寬等指標(biāo)進(jìn)行優(yōu)化，可采用并口或串口方案，對(duì)先進(jìn)封裝亦有較高的依賴(lài)。

　　而在特定AI加速場(chǎng)景中，又需綜合考慮成本敏感度、作業(yè)環(huán)境等各方面要求，采用不同的接口技術(shù)及封裝方案以滿(mǎn)足終端用戶(hù)的差異化的需求：如以智能駕駛領(lǐng)域?yàn)槔�，先進(jìn)封裝方案往往并不滿(mǎn)足車(chē)規(guī)要求，而且量產(chǎn)成本也較高，在采用Chiplet異構(gòu)集成時(shí)往往需考慮在成熟封裝方案基礎(chǔ)上反過(guò)來(lái)優(yōu)化相應(yīng)的D2D技術(shù)。

　　馬愷聲強(qiáng)調(diào)，Chiplet互聯(lián)技術(shù)應(yīng)當(dāng)基于場(chǎng)景需求及供應(yīng)鏈成熟度去不斷迭代升級(jí)，并不一定是追求一個(gè)大一統(tǒng)的標(biāo)準(zhǔn)。Chiplet發(fā)展的過(guò)程中，產(chǎn)業(yè)里面會(huì)有不同的公司從芯粒設(shè)計(jì)、標(biāo)準(zhǔn)開(kāi)發(fā)、封裝技術(shù)等角度參與進(jìn)來(lái)，最終需要真正解決下游商業(yè)痛點(diǎn)問(wèn)題，又能兼顧性能、成本等各方面因素，自然就成為了行業(yè)標(biāo)準(zhǔn)。

　　而在這個(gè)過(guò)程中，也給國(guó)內(nèi)企業(yè)帶來(lái)了新的發(fā)展機(jī)遇，近年來(lái)也有廠(chǎng)商在此展開(kāi)動(dòng)作。

　　比如：芯動(dòng)科技推出了國(guó)產(chǎn)自主標(biāo)準(zhǔn)的INNOLINK Chiplet IP和HBM2E等高性能計(jì)算平臺(tái)技術(shù)，支持高性能CPU/GPUINPU芯片和服務(wù)器;為了讓IP更具象、更靈活的被應(yīng)用在Chiplet里面，芯原提出了IP as a Chip (laaC) 的理念，旨在以Chiplet實(shí)現(xiàn)特殊功能IP從軟到硬的"即插即用”，降低較大規(guī)模芯片的設(shè)計(jì)時(shí)間和風(fēng)險(xiǎn)。

　　此外，早在2020年北極雄芯即與國(guó)內(nèi)上下游共同發(fā)起了“中國(guó)Chiplet產(chǎn)業(yè)聯(lián)盟”，聯(lián)盟在2023年初推出了基于國(guó)產(chǎn)封裝供應(yīng)鏈優(yōu)化的《芯粒互聯(lián)接口標(biāo)準(zhǔn)》，旨在為GPU、AI、大型SoC等高性能異構(gòu)集成芯片提供高性能、低成本的互聯(lián)方案，目前*接口已經(jīng)回片測(cè)試成功。

　　對(duì)于國(guó)內(nèi)企業(yè)應(yīng)該如何更好地參與Chiplet產(chǎn)業(yè)生態(tài)，北極雄芯認(rèn)為，國(guó)內(nèi)企業(yè)應(yīng)基于國(guó)內(nèi)較大的市場(chǎng)需求，立足于“自主可控”供應(yīng)鏈的Chiplet商業(yè)落地模式更加符合現(xiàn)實(shí)客觀環(huán)境。在產(chǎn)業(yè)上下游共同推動(dòng)國(guó)內(nèi)Chiplet產(chǎn)業(yè)生態(tài)的建立，而在這個(gè)鏈條中Chiplet芯片設(shè)計(jì)公司的作用至關(guān)重要。設(shè)計(jì)公司最貼近下游客戶(hù)的需求，能夠綜合考慮下游場(chǎng)景的性能、功耗、成本敏感度等因素，準(zhǔn)確的定義各類(lèi)“芯粒”產(chǎn)品，從而反過(guò)來(lái)與上游IP廠(chǎng)商、晶圓廠(chǎng)商、封裝廠(chǎng)商、基板廠(chǎng)商共同推動(dòng)供應(yīng)鏈迭代升級(jí)，實(shí)現(xiàn)“自主可控”的國(guó)內(nèi)Chiplet產(chǎn)業(yè)生態(tài)，更具有現(xiàn)實(shí)意義。

　　結(jié)語(yǔ)

　　據(jù)Gartner數(shù)據(jù)統(tǒng)計(jì)，基于Chiplet的半導(dǎo)體器件銷(xiāo)售收入在2020年僅為33億美元， 2022年已超過(guò)100億美元，預(yù)計(jì)2023年將超過(guò)250億美元，2024年將達(dá)到505億美元，復(fù)合年增長(zhǎng)率高達(dá)98%，市場(chǎng)空間巨大。

　　基于Chiplet的異構(gòu)集成芯片技術(shù)代表了“后摩爾時(shí)代”復(fù)雜芯片設(shè)計(jì)的研制方向。Chiplet這種將芯片性能與工藝制程相對(duì)解耦的技術(shù)為集成電路技術(shù)的發(fā)展開(kāi)辟了一個(gè)新的發(fā)展路徑。

　　但作為一種新興技術(shù)，Chiplet當(dāng)前正處于發(fā)展階段，能否成為一種新的IP產(chǎn)品和商業(yè)模式，甚至拯救摩爾定律的救星，關(guān)鍵就在于業(yè)界能否達(dá)成統(tǒng)一的Chiplet互聯(lián)標(biāo)準(zhǔn)，建立起來(lái)一個(gè)開(kāi)放和標(biāo)準(zhǔn)化的Chiplet生態(tài)。

　　在這個(gè)過(guò)程中，中國(guó)Chiplet學(xué)術(shù)界和產(chǎn)業(yè)界應(yīng)抓住機(jī)會(huì)，在技術(shù)研發(fā)和標(biāo)準(zhǔn)制定方面加大投入，盡快掌握核心技術(shù)。此外，芯片行業(yè)參與者需要避免單打獨(dú)斗，應(yīng)注重生態(tài)建設(shè)，早日建立業(yè)界接受的基于Chiplet的異構(gòu)集成技術(shù)標(biāo)準(zhǔn)，以便在未來(lái)國(guó)際競(jìng)爭(zhēng)中占據(jù)一席之地。